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Fターム[5F083NA00]の内容

半導体メモリ (164,393) | 素子分離 (4,541)

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【課題】nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供する。
【解決手段】基板11上の半導体領域に形成されたソース領域18Aと、ドレイン領域17Aとを有するnチャネルMISトランジスタと、半導体領域に形成されたソース領域18Bと、ドレイン領域17Bと有するpチャネルMISトランジスタとを具備する。ドレイン領域17Aと17Bとが接続するように配置されると共に、同一の材料で形成され、ソース領域18A,18Bの少なくともいずれかがドレイン領域17A,17Bと異なる材料で形成されている。 (もっと読む)


【課題】
ワード線間に位置するコンタクトホールをSAC法を用いてドライエッチングで形成してさえも、ワード線カバー膜の肩がエッチングされコンタクトプラグとワード線とがショートする問題を回避する方法を提供する。
【解決手段】
コンタクトホールの側面、底面およびその他の露出する表面を全て窒化シリコン膜で覆った状態で酸化シリコン膜からなるコンタクトホール部分の絶縁膜をフッ酸含有溶液を用いて除去する。ドライエッチングを用いないので肩がエッチングされるのを回避できる。 (もっと読む)


【課題】フローティングゲート間のキャパシタンスを減らし、セル間のインターフェランス効果を減少させたNAND型フラッシュメモリ素子を提供する。
【解決手段】セル領域の半導体基板上の所定の領域にトンネル酸化膜102、フローティングゲート103、第1誘電体膜104およびコントロールゲート105が積層されて形成された複数のセルと、ソース選択トランジスタ領域Bおよびドレイン選択トランジスタ領域Cの半導体基板上の所定の領域に形成された選択トランジスタと、前記ソース選択トランジスタB間の半導体基板上に形成されたソース109、および前記ドレイン選択トランジスタC間の半導体基板上に形成されたドレイン110と、前記セル間が埋め込まれるように前記セル領域に形成された第2誘電体膜107および導電層108とを含むNAND型フラッシュメモリ素子。 (もっと読む)


【課題】従来の平面型ソノス素子の多重誘電層(ONO層)を円筒型等のような曲面構造に変えた新しい構造のソノスメモリ素子と、その製造方法を提供する。
【解決手段】アクティブ領域120とフィールド領域200とを有する半導体基板100と、アクティブ領域120の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第1の酸化物層320a、窒化物層340、及び第2の酸化物層360が順次に形成された多重誘電層300と、多重誘電層300の上部に形成されたゲート400とから構成されたソノスメモリ素子において、アクティブ領域120の上部の表面は、曲面形状を有し、多重誘電層300は、アクティブ領域120の上部の表面の形状に沿って曲面形状を有し、ゲート400は、前記曲面形状の前記第2の酸化物層360を覆うようにする。 (もっと読む)


【課題】層間絶縁膜に覆われるキャパシタの特性を良好にすることができる半導体装置及びその製造方法を提供すること。
【解決手段】シリコン基板51と、シリコン基板51の上方に形成された第1絶縁膜59と、第1絶縁膜59上に形成され且つ下部電極69a、誘電体膜70a及び上部電極71aを有するキャパシタと、キャパシタの上方にスパッタ法で形成された第1キャパシタ保護絶縁膜73と、第1キャパシタ保護絶縁膜73上にプラズマCVD法で形成された第2キャパシタ保護絶縁膜72と、第2キャパシタ保護絶縁膜72上に形成された第2絶縁膜74とを有する半導体装置による。 (もっと読む)


【課題】フラッシュメモリを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】半導体基板1上に絶縁膜4、ならびに浮遊ゲート電極5a形成用の導体膜および絶縁膜を下層から順に積層した複数の積層パターンを形成し、複数の積層パターンの側面にサイドウォール8を形成し、ドライエッチングにより複数の積層パターンの隣接間の半導体基板1のダメージ層を除去した後、複数の積層パターンの隣接間の半導体基板1上に絶縁膜9aを形成し、複数の積層パターンの隣接間の絶縁膜9a上に複数の補助ゲート電極10aを複数の積層パターンに対して自己整合的に形成する。 (もっと読む)


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