【課題】熱酸化膜の増速酸化に伴って発生する不都合を回避することが可能な半導体装置とその製造方法を提供すること。
【解決手段】フローティングゲート８ａ、中間絶縁膜１２、及びコントロールゲート１６ａを備えたフラッシュメモリセルFLを形成する工程と、第１、第２不純物拡散領域２４ａ、２４ｂを形成する工程と、シリコン基板１とフローティングゲート８ａの表面を熱酸化する工程と、レジストパターン３９の窓３９ｂを通じて一部領域PRにおけるトンネル絶縁膜５をエッチングする工程と、一部領域PRにおける第１不純物拡散領域２４ａ上に金属シリサイド層４０を形成する工程と、フラッシュメモリセルFLを覆う層間絶縁膜４３を形成する工程と、層間絶縁膜４３の第１ホール４３ａ内に、金属シリサイド層４０に接続された導電性プラグ４４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０^２０／cm^３以上かつ１０^２１／cm^３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。 （もっと読む）

【課題】 シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取る。
【解決手段】 シェアードコンタクトを有する半導体装置において、半導体基板１０１上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４の両側面に形成された側壁絶縁膜１０５，１０６と、基板１０１のゲート電極１０４の両側に隣接する表面部の少なくとも一方が側壁絶縁膜１０５，１０６の下部を越えてゲート電極１０４の下に達するまで除去され、且つ該除去部分に露出するゲート絶縁膜１０３が除去され、半導体基板１０１及びゲート絶縁膜１０３が除去された部分に形成された不純物ドープの半導体層１１９とを備えた。 （もっと読む）

【課題】本発明は、ＮＯＲ型のフラッシュメモリ装置において、リソグラフィによるパターン解像性／寸法制御性を改善できるとともに、より安定した動作を可能にする。
【解決手段】たとえば、ビット線ＢＬに並設して、メインソース線ＭＳＬが設けられている。メインソース線ＭＳＬは、隣接するビット線ＢＬ間に、ビット線ＢＬ，ＢＬ間の間隔と同一の間隔を有している。隣り合うワード線ＷＬ１，ＷＬ２間において、各ビット線ＢＬの直下には、ドレインコンタクトプラグにつながる第１のドレインヴィアプラグＤＶ１が設けられている。一方、メインソース線ＭＳＬの直下には、ダミーコンタクトプラグにつながる第２のドレインヴィアプラグＤＶ２が設けられている。 （もっと読む）

キャパシタレスフローティングボディメモリセル、メモリデバイス、システム、およびキャパシタレスメモリセルを形成するプロセスは、バルク半導体基板（10）の実質的に物理的に分離された部分の活性領域内にメモリセル（82）を形成することを含む。パストランジスタ（70）がワード線（88）と結合するために活性領域上に形成される。キャパシタレスメモリセルはさらに、活性領域の少なくとも一つの垂直側面に沿って垂直に構成される読み出し／書き込み有効化トランジスタ（76）を含み、これは浮遊ソース／ドレイン領域（80）をパストランジスタと共有し、論理状態の読み出し中に動作可能である。論理状態は活性領域のフローティングボディ領域内に電荷として蓄積され、パストランジスタのための異なる決定可能な閾値電圧を生じる。
（もっと読む）

【課題】自己整合的に形成され、幅の減少を抑制可能なコンタクトプラグを有する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板１１と、半導体基板１１にソース及びドレインとなる拡散層２１がそれぞれ形成されたトランジスタ２０と、下部電極３２、強誘電体膜３３、及び、上部電極３４を順に有し、下部電極３２が一方の拡散層２１に接続され、上部電極３４が配線部５５に接続された強誘電体キャパシタ３０と、強誘電体キャパシタ３０の上面から下面に連なる側面に配設され、下端が下面より上面側に位置されたサイドウォール４１と、サイドウォール４１に接触して、一端を他方の拡散層２１及び他端を配線部５５とそれぞれ接続された第３のコンタクトプラグ５１とを備えている。 （もっと読む）

【課題】微細に並べられたコンタクトのリソグラフィーマージンを確保し、更に配線とのあわせずれを解決する。
【解決手段】第一の方向に第一のピッチで交互に繰り返し配置されたストライプ状の素子領域および素子分離領域と、素子領域に接続され、第一の方向に第一のピッチで配置された導電材料からなるコンタクトプラグおよびコンタクトプラグに接続された配線とを備え、コンタクトプラグを第一の方向と直交する平面で切断した断面における幅が、配線に接続される場所での幅で定義されるコンタクト上端幅よりも、素子領域に接続される場所で定義されるコンタクト下端幅が大きく、かつ、コンタクト下端幅が、素子領域の幅よりも大きいことを特徴とする不揮発性半導体記憶装置の製造方法。ゲート間を導電材料で埋め込んだ後に、コンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成する。 （もっと読む）

【課題】コンタクト不良を防止して半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法、半導体装置、及び半導体ウエハ構造を提供すること。
【解決手段】シリコン基板１０の上方に第１絶縁膜２５を形成する工程と、第１絶縁膜２５のうち、膜厚が基準値ΔT₁よりも厚い肉厚部２５ｘを選択的に薄くする工程と、薄くされた部分の第１絶縁膜２５にコンタクトホール３８ｃ、３８ｄを形成する工程と、コンタクトホール３８ｃ、３８ｄ内に導電性プラグ４０ｃ、４０ｄを形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ビットラインコンタクトとゲートパターンの上部との電気的短絡を防止することができる不揮発性メモリ装置及びその製造方法を提供する。
【解決手段】半導体基板上に素子分離膜を形成するステップと、半導体基板上に、浮遊ゲート電極と、浮遊ゲート電極と素子分離膜上に延長された制御ゲートラインとを含む不揮発性メモリセルトランジスタのゲートパターンを形成するステップと、マスクパターンを用いて少なくともゲートパターンの第１側壁の第１部分を覆い、制御ゲートラインの上部角部を露出させるステップと、マスクパターンをエッチングマスクとして用い、素子分離膜を第１エッチング率で選択的にエッチングして素子分離膜内に少なくとも部分的な開口部を規定し、同時に制御ゲートラインの上部角部を第１エッチング速度よりエッチング速度が低い第２エッチング率でエッチバックするステップとを有する。 （もっと読む）

【課題】高集積化と高速化を図れる半導体装置及びその製造方法を提供することを目的としている。
【解決手段】半導体装置は、半導体基板１１上に第１の絶縁膜１２、電荷蓄積層１３、第２の絶縁膜１４及びコントロールゲート１５が積層された積層ゲート構造をそれぞれ有し、隣接して配置された第１，第２のゲート電極ＭＣ，ＭＣと、前記第１，第２のゲート電極間に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜１８と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁に延設された窒化膜２１とを具備する。 （もっと読む）

【課題】微細化されたＳＲＡＭのロードトランジスタを構成するＭＯＳトランジスタにおいて、ビアコンタクトがずれてもソース抵抗の増大を回避できる構成を提供する。
【解決手段】二組のＣＭＯＳインバータと、一対のトランスファトランジスタと、ポリシリコン抵抗素子よりなり、前記ＣＭＯＳインバータの各々の第１と第３のＭＯＳトランジスタは素子分離領域２１１により画成された第1導電型の素子領域２１Ａ1に形成され、ポリシリコンゲート電極Ｇ１の第１の側に一端が前記ゲート電極Ｇ１直下に侵入する第２導電型ソース領域２１ａと、第２の側に第２導電型ドレインエクステンション領域２１ｂと、それよりも深い第２導電型ドレイン領域よりなり、前記ソース領域２１ａは前記エクステンション領域２１ｂよりも深く、前記ゲート電極Ｇ１は前記ポリシリコン抵抗素子Ｒと同一の膜厚で、同じ元素により、ドーピングされている。 （もっと読む）

【課題】信頼性に優れた半導体記憶装置、及びその製造方法を提供する。
【解決手段】凹凸部を有する半導体基板１０の凹部に素子分離領域１２を形成する工程と、素子分離領域１２の、凹凸部を有する半導体基板１０の凸部である能動領域１８の長手方向と直行する方向にゲート電極配線溝２２を設ける工程と、ゲート電極配線溝２２を埋めるようにゲート電極材からなる層３６を形成する工程と、ゲート電極材からなる層３６をパターニングしてゲート電極１４を形成する工程と、素子分離領域１２をエッチングすることにより能動領域１８を形成する工程と、ゲート電極１４の側面であり、凹凸部を有する半導体基板１０の凸部と接する面の少なくとも一方に電荷蓄積層１６を形成する工程と、電荷蓄積層１６の少なくとも一部にサイドウォール３４を形成する工程と、を含む。 （もっと読む）

【課題】動作モードに応じて速度、電力消費をコントロール可能とし、さらにリテンション特性を改善する。
【解決手段】半導体集積回路（１）は、シリコン基板（２）上に混載されたメモリ（４）と論理回路（５）を有する。メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を含む。部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。 （もっと読む）

【課題】アプリケーションに頻繁にアクセスされるワーク領域と、プログラムコードを記憶させる領域とを、従来に比較して小型なチップサイズにて、１チップで構成することができる不揮発性ＲＡＭを提供する。
【解決手段】本発明の不揮発性ＲＡＭは、ランダムにデータの読み書きを行う不揮発性メモリであり、電源を切っても記憶内容が失われない不揮発性モード、及び電源を切ると記憶内容が失われる揮発性モードのデータ保持状態に、データ保持の状態を制御可能なメモリ素子からなるメモリ領域と、該メモリ領域において、不揮発性モード書込及び揮発性モード書込各々の対象となるアドレス範囲の領域が設定されるアドレス設定レジスタと、該アドレス設定レジスタを参照して、それぞれのアドレス範囲に対応したデータの書き込みを行うメモリ制御回路とを有する。 （もっと読む）

【課題】高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層２２を有する単結晶半導体基板２１と、単結晶半導体基板２１上に配置される複数のメモリセルＭＣ及び高耐圧系トランジスタＨＶＴｒとを具備し、単結晶半導体基板２１の不純物濃度は、第１のエピタキシャル層２２の不純物濃度よりも低いことを備える。 （もっと読む）

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。 （もっと読む）

【課題】強誘電体キャパシタを覆う絶縁膜内に形成されて、その強誘電体キャパシタの電極に接続される導電性プラグをコンタクトホール内に埋め込む際に、工程増を抑制しながら、コンタクトホールの下への水素の浸入を防止する構造を備えた半導体装置を提供する。
【解決手段】絶縁膜２０内であってキャパシタ上部電極１８の上に形成されたコンタクトホール２０ｅ内に埋め込まれる導電性プラグ２１ｅとして、アルミニウム膜３２を有する複数層３１〜３４の構造を採用し、これにより、タングステン膜３４をコンタクトホール２０ｅ内に充填する際に、水素がコンタクトホール２０ｅの下の強誘電体キャパシタ１７ａに侵入することをアルミニウム膜３２によって防止する。 （もっと読む）

【課題】サイクリングしきい電圧シフトを改善し、且つトレンチの上部領域に形成されたオーバーハングを防止することが可能な、半導体素子の素子分離膜形成方法の提供。
【解決手段】半導体基板のアクティブ領域上にトンネル絶縁膜、および下部より上部幅が狭い導電膜を形成する段階と、前記導電膜間の前記半導体基板にトレンチを形成する段階と、前記トレンチの一部が充填されるように絶縁膜を形成する段階と、前記導電膜の上部コーナーに形成された前記絶縁膜のオーバーハングが除去されるようにエッチング工程を行う段階とを含み、前記導電膜間の空間と前記トレンチが前記絶縁膜で充填されるまで、前記絶縁膜形成段階、および前記エッチング工程段階を繰り返し行う、半導体素子の素子分離膜形成方法を提供する。 （もっと読む）

【課題】強誘電体キャパシタを埋める層間絶縁膜上に配線層を形成する際に、層間絶縁膜上のＡｌ₂Ｏ₃膜等の水素バリアを超えて生じる水素の侵入を抑制する半導体装置を提供する。
【解決手段】基板１１上に第１の層間絶縁膜２０を、テトラエトキシシランを原料とするプラズマＣＶＤ法により強誘電体キャパシタ１８Ａ，１８Ｂ，１８Ｃ，１８Ｄを覆うように形成し、その上に水素バリア膜２１を形成し、その上に配線パターン２２Ａ、２２Ｂ、２２Ｃを形成し、第２の層間絶縁膜２２ＨＤを高密度プラズマＣＶＤ法により堆積し、その上にシリコン酸化膜よりなる犠牲膜２２ＰＴをテトラエトキシシランを原料としたプラズマＣＶＤ法により堆積し、犠牲膜２２ＨＤを化学機械研磨法により第２の層間絶縁膜２２ＨＤが露出するまで研磨し、その際、犠牲膜２２ＰＴの第２の水分量が第２の層間絶縁膜２２ＨＤの第１の水分量よりも少ないようにする。 （もっと読む）

【課題】高額な露光装備を要せずとも、既存の露光設備を利用することによって誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】半導体基板１００上に第１導電膜１０４のパターンと素子分離膜１０６を形成し、誘電体膜１０８を形成する。誘電体膜１０８上には第１開口部を有するフォトレジストパターン１１０を形成し、第１開口部よりもサイズが小さい第２開口部となるように、フォトレジストパターン110を溶解し、開口部110a方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部110aのサイズを小さくするようにする。フォトレジストパターン１１０に沿って誘電体膜１０８をパターニングして誘電体膜コンタクトホールを形成し、フォトレジストパターンを除去する。誘電体膜１０８と第１導電膜１０４上に第２導電膜を形成する。 （もっと読む）