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Fターム[5F083PR38]の内容

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【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ(例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ)と周辺回路(例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路)の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 (もっと読む)


【課題】隣接セルの書き込み閾値の変動を抑制すると共に、制御ゲート電極膜とシリコン基板との間のリーク電流を低減して消去特性を向上させる。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板における素子分離絶縁膜により区画された活性領域上にゲート絶縁膜を介して形成された電荷蓄積層と、前記素子分離絶縁膜の上面、前記電荷蓄積層の側面及び前記電荷蓄積層の上面に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備える。前記電極間絶縁膜は、第1のシリコン酸化膜、第1のシリコン窒化膜、第2のシリコン酸化膜および第2のシリコン窒化膜を積層形成した積層構造を有する。そして、前記電極間絶縁膜は、前記第2のシリコン酸化膜のうちの前記素子分離絶縁膜の上面上の部分の膜厚が前記電荷蓄積層の上面上の部分の膜厚より薄くなるように構成した。 (もっと読む)


【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第1の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第1の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第1のダミーセルは、第1の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第2のダミーセルは、第1の絶縁膜よりも厚い第2の絶縁膜を含み、第1のダミーセルと周辺回路との間に設けられる。第1のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および2つの側面に設けられる。 (もっと読む)


【課題】高集積なCMOS SRAMを提供する。
【解決手段】第1の第1導電型半導体137と、第1の第1導電型半導体とは極性が異なる第1の第2導電型半導体104と、第1の第1導電型半導体と第1の第2導電型半導体との間に配置される第1の絶縁物112が一体となり基板に対して垂直に延びる1本の第1の柱と、
第1の第1導電型半導体の上に配置される第1の第2導電型高濃度半導体182と、第1の第1導電型半導体の下に配置される第2の第2導電型高濃度半導体141と、第1の第2導電型半導体の上に配置される第1の第1導電型高濃度半導体186と、第1の第2導電型半導体の下に配置される第2の第1導電型高濃度半導体143と、第1の柱を取り囲む第1のゲート絶縁物176と、第1のゲート絶縁物を取り囲む第1のゲート導電体167と、を有するインバータ501を用いてSRAMを構成する。 (もっと読む)


【課題】モリセル領域内と周辺回路領域内およびそれらとの間に実施的に段差がない状態でメタル積層配線を形成し、段差部でメタル積層配線が断線する問題を回避する。センスアンプを構成するNMOSトランジスタとPMOSトランジスタのアンバランス動作を解消して動作遅延を軽減する。
【解決手段】半導体装置は、半導体基板上にメモリセル領域と周辺回路領域とを有し、メモリセル領域と周辺回路領域に跨って延在し、メモリセル領域ではビット線を構成し、周辺回路領域では周辺回路用配線の一部とゲート電極の一部を構成するメタル積層配線を有する。メモリセル領域に配置されるメタル積層配線の底面の半導体基板上面からの高さが、周辺回路領域に配置されるメタル積層配線の底面の半導体基板上面からの高さと実質的に同じである。 (もっと読む)


【課題】SRAMのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1組及び第2組のドライバトランジスタ11、ロードトランジスタ12及びアクセストランジスタ13とを備えたメモリセルが半導体基板上に2次元配列されたメモリセルアレーと、複数のワードラインと、複数のビットラインと、第1組のドライバトランジスタ11とロードトランジスタ12とを接続し、直線状の側辺を有する長方形状の第1ゲート配線3aと、アクセストランジスタ13と接続され、直線状の側辺を有する長方形状の第2ゲート配線3cと、第1ゲート配線3aと、第2組のドライバトランジスタ11とロードトランジスタ12とを接続する第1コネクタ5aと、第2ゲート配線3cとワードラインとを接続する第2コネクタ5cとを備える。 (もっと読む)


【課題】垂直型トランジスタのドレイン領域と埋め込みビットラインとの間に抵抗接点(ohmic contact)を形成しつつも、その製造工程が簡単な半導体メモリ素子及びその製造方法を提供すること。
【解決手段】基板に形成されたトレンチによって上部へ突出した形のアクティブ領域と、アクティブ領域の上部に配置される第1の不純物領域と、アクティブ領域の下部に配置される第2の不純物領域と、第1の不純物領域と第2の不純物領域との間のアクティブ領域の側面に沿って配置されるゲート絶縁膜と、ゲート絶縁膜上に配置されるゲート電極膜と、そして、トレンチの下部でライナー膜によって第2の不純物領域と離隔するように配置される金属膜と、金属膜上で前記第2の不純物領域と直接接触されるように配置されるポリシリコン膜とからなる埋め込みビットラインとを備えることを特徴とする。 (もっと読む)


【課題】大きい静電容量のキャパシタを含む抵抗変化メモリを提供する。
【解決手段】本実施形態の抵抗変化メモリは、アクティブ領域としての半導体領域20と、ゲート絶縁膜22を介して半導体領域21の側面に対向するゲート電極21とを有する選択トランジスタと、記憶するデータに応じて抵抗値が変化するメモリ素子1とを含むメモリセルMCと、第1のキャパシタ電極としての半導体領域30と、半導体領域30の側面に対向するキャパシタ電極31と、半導体領域20とキャパシタ電極31との間に設けられたキャパシタ絶縁膜32とを含むキャパシタ3と、を含む。 (もっと読む)


【課題】側壁接合領域を有した半導体装置の製造方法を提供する。
【解決手段】基板をエッチングしてトレンチを形成するステップと、前記トレンチ底面の基板内に接合領域を形成するステップと、前記トレンチ底面を一定の深さエッチングして側壁接合領域を形成するステップと、前記側壁接合領域に接続するビットラインを形成するステップと、を含む半導体装置の製造方法。 (もっと読む)


【課題】 セルの電気的特性の均一性を向上させ得る3次元不揮発性記憶装置及びその形成方法を提供する。
【解決手段】 本発明の不揮発性記憶装置の形成方法は不揮発性記憶セルが高集積化された垂直的積層を形成するための段階を含む。不揮発性記憶セルでは、直列に電気的に連結される複数の垂直サブストリングを使用して記憶セルが半導体基板上に垂直に積層される。このとき、記憶セルの垂直方向の積層は劣等に作用するメモリセルストリングが発生しないように、製造工程において補正するためにダミー記憶セルを利用する。 (もっと読む)


【課題】半導体集積回路の高集積化と機能素子の高性能化とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板1の表面領域に配置されるスイッチ素子3,4と、下面がスイッチ素子3,4に接続されるコンタクトプラグ6と、コンタクトプラグ6の上面の直上に配置される機能素子7とを備える。コンタクトプラグ6の上面の最大表面粗さは、0.2nm以下である。 (もっと読む)


【課題】工程数が多く、煩雑になる問題を解決する半導体装置の製造方法を提供する。
【解決手段】半導体基板1に第1絶縁膜2を形成し、第1領域Aに第1導電型の第1ウエル層31を形成し、第1領域A以外の第1絶縁膜2上に第1半導体膜3を形成し、第1ウエル層31にトランジスタを形成し、第1半導体膜3及び第1領域Aの第1絶縁膜2の上に、トランジスタのビットコンタクトを兼ねる第2半導体膜7を形成する工程、第2半導体膜7上に、第2領域用B1のマスク8を積層してから、第1または第2導電型ドーパントを注入して第2ウエル層32を形成し、次いで、第2領域B1の少なくとも第2半導体膜7に、ドーパントを注入する工程、第2半導体膜7上に導電膜を積層してから、第1、第2半導体膜3,7及び導電膜を部分的にエッチングして、第1領域Aにトランジスタのビット配線層を、第2領域B1,B2に別の配線層を形成する工程、を具備する。 (もっと読む)


【課題】素子分離絶縁膜の埋め込み後の化学機械研磨法による研磨で、浮遊ゲート電極をストッパ膜として使用できるようにする。
【解決手段】シリコン基板1にゲート絶縁膜4、下層多結晶シリコン膜5a、上層多結晶シリコン膜5bを積層形成する。上層多結晶シリコン膜5bは、成膜時に炭素を1×1018atoms/cm3以上例えば2×1020〜2×1021atoms/cm3の範囲の濃度で添加される。素子分離溝1bを形成した後に、素子分離絶縁膜2を埋め込み、化学機械研磨法の研磨で素子分離溝1b内以外の部分を除去する。この時、上層多結晶シリコン膜5bがスクラッチの発生を抑制できるストッパ膜として利用でき、シリコン窒化膜などを不要とした構成とすることができる。 (もっと読む)


【課題】本発明の一態様は、酸化物半導体を用いたデバイスにおいて高い移動度を達成し、信頼性の高い表示装置を提供する。
【解決手段】表面と略垂直な方向にc軸が配向する結晶領域を有する酸化物半導体層を形成し、酸化物半導体層上に接する酸化物絶縁層を形成し、第3の加熱処理を行うことにより、酸化物半導体層に酸素を供給し、酸化物絶縁層上に、水素を含む窒化物絶縁層を形成し、第4の加熱処理を行うことにより、少なくとも酸化物半導体層と酸化物絶縁層の界面に水素を供給する。 (もっと読む)


【課題】SOI構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第1の拡散層16、第2の拡散層17、前記第1および第2の拡散層間に配置された第3の拡散層、および第4の拡散層21と、前記第1および第2の拡散層とそれぞれ一部がオーバーラップし、前記第3の拡散層上から前記第4の拡散層にかけて延在するフローティングゲート電極13と、前記第1の拡散層および前記第3の拡散層に、共通の第1の電位を与える第1の制御線31と、前記第2の拡散層に、第2の電位を与える第2の制御線37と、前記第4の拡散層に、第3の電位を与える第3の制御線33と、を備え、前記フローティングゲート電極が前記第4の拡散層とオーバーラップした面積が、前記第2の拡散層とオーバーラップした面積よりも大きく、前記第1および第3の拡散層とオーバーラップした合計の面積よりも小さい。 (もっと読む)


【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線L2(i)と、第一方向に交差する第二方向に延びる第二導電線L3(j)と、第一導電線と第二導電線との間に直列接続されるメモリ素子17及び整流素子13,14,15から構成されるセルユニットCU2とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。 (もっと読む)


【課題】可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ワード線WL上に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、金属酸化物からなる可変抵抗膜24、上部電極膜25を堆積させる。次に、上部電極膜25、可変抵抗膜24、下部電極膜23をドライエッチングして選択的に除去する。このとき、金属系の残渣が発生する。次に、APMを用いて金属系の残渣を除去する。次に、下部電極膜23、可変抵抗膜24及び上部電極膜25の端面を覆う保護膜26を形成する。次に、ポリシリコン膜22及びバリアメタル膜21をドライエッチングして選択的に除去する。このとき、シリコン系の残渣が発生する。次に、DHFを用いてシリコン系の残渣を除去する。このとき、保護膜26が可変抵抗膜24をDHFから保護する。 (もっと読む)


【課題】高オン/オン比のダイオードを用い安定して動作する一括加工型積層OTPメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第1導電型の半導体からなる第1導電膜31と、第1導電31膜に積層された第1絶縁膜21と、を有する要素積層体ML1を複数積層した積層構造体MLと、積層構造体MLを積層方向に貫通し、第2導電型の導電領域を有する半導体ピラー25と、半導体ピラー25と第1導電膜31との間に設けられた第2絶縁膜22と、を備える。半導体ピラー25は、第1導電膜31のそれぞれに対向する第1領域41と、積層方向において第1領域41どうしの間に設けられ、第1領域41とは抵抗が異なる第2領域42と、を有する。 (もっと読む)


【課題】中空円筒型の半導体ピラーに適用でき、高濃度で位置制御性の高いソースドレイン拡散層を低製造コストで実現する不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第1方向に交互に積層された複数の絶縁膜14及び複数の電極膜WLを有する積層構造体MLと、積層構造体MLの上に積層された選択ゲート電極SG及び絶縁層16と、半導体ピラーSPと、芯部68と、第1導電層18と、を備える。半導体ピラーSPは、積層構造体ML、選択ゲート電極SG及び絶縁層16を第1方向に貫通し、第1方向に直交する平面で切断した時の断面が環状である。芯部68は、半導体ピラーSPの内側に埋め込まれ、絶縁層16の上面から後退している。第1導電層18は、芯部68の上に、芯部68に接触して設けられる。 (もっと読む)


高容量を有する半導体デバイス内のキャパシタの、方法およびデバイスが開示されている。特定の実施形態では、キャパシタを形成する方法が開示されている。第1の金属コンタクト要素と第2の金属コンタクト要素との間の第1の絶縁材料の切片は、チャネルを形成するために除去される。第2の絶縁材料は、第1の金属コンタクト要素と第2の金属コンタクト要素との間のチャネル内に堆積される。
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