【課題】デバイス間バラツキや誤動作が起こりにくく信頼性の高い、かつ消費電力が抑えられた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、絶縁体上に形成された第１導電型の半導体層１００と、半導体層１００上に形成された電荷蓄積機能を有する電荷蓄積膜１０３及び電荷蓄積膜１０３上に形成されたゲート電極１０５ａと、ゲート電極１０５ａの下方の半導体層１００に形成されたチャネル領域１０８と、チャネル領域１０８の両側に、半導体層１００内に形成された第２導電型の拡散領域１０６，１０７と、半導体層１００を延長して形成した第１導電型のボディコンタクト領域１０９と、延長した半導体層１００上にゲート電極１０５ａを延長し、ボディコンタクト領域１０９と、チャネル領域１０８の両側の拡散領域１０６，１０７を分離するゲート電極引き出し部１０５ｂとを備える。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴが同一基板上に併設されており、かつ高信頼性とされた液晶装置を提供する。
【解決手段】本発明の電気光学装置は、画素部と、これを駆動させる駆動回路と、不揮発性メモリと、を備えた電気光学装置である。画素部及び前記駆動回路の少なくとも一方におけるスイッチング素子は、不揮発性メモリとともに基板１０Ａ上に形成されている。スイッチング素子のゲート絶縁膜は、第１絶縁膜３５と第２絶縁膜３６と第３絶縁膜３８との積層構造からなっており、不揮発性メモリは、第２絶縁膜３６を介して半導体層３３上に設けられたフローティングゲート電極３７と、第３絶縁膜３８を介してフローティングゲート電極３７上に設けられたコントロールゲート電極３９Ａと、を有するメモリセル１１０ａを備えている。 （もっと読む）

【課題】異なる基材領域又はいくつかのトレンチの底部及び各側壁部を覆う異なる酸化被膜の形成に異なる酸化処理を備える、集積回路を製造する方法を提供する。
【解決手段】表面を有する半導体基板１０を準備するステップと、少なくとも一つの注入種が、前記表面の第二の部分区域１４と比較すると前記表面の第一の部分区域１２に近接して特に注入されるようなイオン注入処理を実行するステップと、前記表面の前記第一の部分区域を覆う第一の膜厚を有する第一の酸化被膜３２と前記表面の前記第二の部分区域を覆う第二の膜厚を有する第二の酸化被膜３６とを形成するように、単一の酸化処理を実行するステップであって、前記第一の膜厚が前記第二の膜厚と異なるステップと、を備える。 （もっと読む）

【課題】垂直型半導体素子及びその製造方法を提供する。
【解決手段】半導体素子及びその製造方法において、半導体素子は単結晶半導体物質からなり、水平方向に延長される基板１００と前記基板上に複数の層間絶縁膜１０５ａ〜１０５ｅを含む。複数のゲートパターン１３２〜１３２ｄは隣接する下部層間絶縁膜と隣接する上部層間絶縁膜の間に各々提供される。単結晶半導体物質の垂直チャンネル１１６は前記複数の層間絶縁膜とゲートパターンを貫通して垂直方向に延長される。そして、前記各々のゲートパターンと垂直チャンネルの間には前記垂直チャンネルから前記ゲートパターンを絶縁させるゲート絶縁膜が具備される。 （もっと読む）

【課題】ＤＲＡＭ周辺回路の低電圧Ｐ＋ゲートＭＯＳトランジスタ素子の性能と、高電圧Ｎ＋ゲートＭＯＳトランジスタ素子のゲート酸化膜の信頼性とを兼ね備えたＮＭＯＳトランジスタ素子を提供する。
【解決手段】ＤＲＡＭ素子は、第一リセスゲートが設けられたメモリアレイ領域、及び第二リセスゲートが設けられた周辺回路領域を有しており、前記第一リセスゲート及び第二リセスゲートがはめ込まれている半導体基板と、前記第一リセスゲートと前記半導体基板との間に設けられた、均一な厚さの第一ゲート酸化膜と、前記第二リセスゲートと前記半導体基板との間に設けられた、不均一な厚さの第二ゲート酸化膜とを含む。 （もっと読む）

【課題】ＤＲＡＭ等の半導体集積回路装置の微細化を図り、また、高性能化を図る。
【解決手段】周辺回路領域に横型のｎチャネル型ＭＩＳＦＥＴを形成した後、その上部に酸化シリコン膜２３を形成し、さらにその上部であって、メモリセル領域ＭＡに、縦型の情報転送用ＭＩＳＦＥＴＱｓであって、下層からｎ型多結晶シリコン膜４１、ノンドープの多結晶シリコン膜４３およびｎ型多結晶シリコン膜４７よりなる半導体柱を有し、ノンドープの多結晶シリコン膜４３の上下には、窒化シリコン膜４２、４６が形成され、半導体柱の側壁に形成された酸化シリコン膜５３をゲート絶縁膜とし、また、ｎ型多結晶シリコン膜５５、５７をゲート電極とする情報転送用ＭＩＳＦＥＴＱｓを形成し、さらに、ｎ型多結晶シリコン膜４７の上部に、情報蓄積用容量素子Ｃを形成する。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減し且つ未開口部分を低減する。
【解決手段】半導体基板上にゲート絶縁膜１０２、第１の電極１０３、第２の電極１０７及び第１のストッパ絶縁膜１０８を形成し且つ前記半導体基板１０１の表面に拡散層領域１０６を形成する工程と、前記拡散層領域１０６上の前記第１のストッパ絶縁膜１０８、前記第２の電極１０７及び前記第１の電極１０３をエッチングして開口部１１１及びコンタクト用ゲート１１０を形成する工程と、メモリセルゲート形成領域にインターポリ絶縁膜１１９及びコントロールゲート１２０を形成する工程と、前記コンタクト用ゲートを繋ぐようなソース線１２１及び個々の選択ゲートを繋ぐ配線層１２２を形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。 （もっと読む）

【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

不揮発性メモリ（ＮＶＭ）回路１８を論理回路２０とともに集積する方法が提供される。この方法は、基板１２のＮＶＭ領域及びロジック領域の上に第１のゲート材料層１６を堆積することを含む。この方法は更に、窒化膜、酸化膜及び窒化膜（ＡＲＣ層）を有する複数の接し合う犠牲層２２、２４、２６を互いに重ねて堆積することを含む。これら複数の接し合う犠牲層２２、２４、２６は、ＮＶＭ領域内のメモリトランジスタの選択ゲート１６及び制御ゲート３２をパターニングするために使用され、複数の接し合う犠牲層２２、２４、２６のうちのＡＲＣ層２２はまた、ロジック領域２０内のロジックトランジスタのゲート１６をパターニングするために使用される。
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本発明は、一態様では、半導体デバイスを製造する方法を提供する。この方法は、半導体基板（１０９）のダイナミック・ランダム・メモリ領域（ＤＲＡＭ）（１１０）内にトレンチ分離構造（１１８）を形成すること、ならびにトレンチ分離構造（１１８）の上に、トレンチ分離構造（１１８）の一部分を露出するようにエッチング・マスクをパターニングすることを含む。露出したトレンチ分離構造（１１８）の一部分を除去してその中に、半導体基板によって形成された第１の角部と、トレンチ分離構造によって形成された第２の角部とを含むゲート・トレンチ（１１６）を形成する。エッチング・マスクをＤＲＡＭ領域（１１０）から除去し、ゲート・トレンチの少なくとも第１の角部に丸みをつけて、丸みをつけた角部（１２０）を形成する。この後に、ゲート・トレンチ（１１６）の側壁の上、第１の丸みをつけた角部（１２０）の上、およびゲート・トレンチ（１１６）に隣接する半導体基板（１０９）の上の酸化物層（１２４）の形成を続ける。トレンチ（１１６）をゲート材料で充填する。
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【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。 （もっと読む）

【課題】性能を損なうことなく、さらに余分な製造工程を追加することなく、容量素子の面積を縮小した半導体装置の技術を提供する。
【解決手段】第１容量絶縁膜を介して設けられた半導体基板の活性領域と、選択用ｎＭＩＳの選択ゲート電極と同一層の導体膜からなる下部電極ＣＧｃｂとの間で第１容量部を構成し、電荷蓄積層を含む多層構造の絶縁膜と同一層の第２容量絶縁膜を介して設けられた下部電極ＣＧｃｂと、メモリ用ｎＭＩＳのゲート電極と同一層の導体膜からなる上部電極ＭＧｃｔとの間で第２容量部を構成し、第１容量部と第２容量部とから積層型容量素子Ｃ１を構成し、下部電極ＣＧｃｂの平面形状を、第１の間隔Ｓ１を設けて第１の幅Ｗ１の線状の導体膜が第１の方向に沿って複数本形成され、第２の間隔Ｓ２を設けて第２の幅Ｗ２の線状の導体膜が第１の方向と交差する第２の方向に沿って複数本形成された格子形状とする。 （もっと読む）

【課題】不揮発性メモリを備えた半導体装置のチップ面積を縮小する。
【解決手段】基板１Ｓの主面に形成され、隣り合って配置されたメモリセルＭＣ１およびメモリセルＭＣ２を含む。基板１Ｓの主面には、互いに電気的に分離された活性領域Ｌ１〜Ｌ４を配置する。活性領域Ｌ１にはメモリセルＭＣ１の容量素子Ｃを配置し、活性領域Ｌ４にはメモリセルＭＣ２の容量素子Ｃを配置する。また、活性領域Ｌ２には、メモリセルＭＣ１の書込み／消去用素子ＣＷＥおよびメモリセルＭＣ２の書込み／消去用素子ＣＷＥを共に配置する。さらに、活性領域Ｌ３には、メモリセルＭＣ１の読出し用素子ＱＲおよびメモリセルＭＣ２の読出し用素子ＱＲを共に配置する。 （もっと読む）

【課題】厚さが減少した半導体素子、これを採用する電子製品及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は第１及び第２活性領域を有する半導体基板を準備する工程を含む。前記第１活性領域に第１ゲートパターン及び第１不純物領域を含む第１トランジスタを形成する。前記第２活性領域に第２ゲートパターン及び第２不純物領域を含む第２トランジスタを形成する。前記第１トランジスタ上に第１導電性パターンを形成する。前記第１導電性パターンの少なくとも一部と前記第２ゲートパターンの少なくとも一部は前記半導体基板の上部表面から同一距離に配置される。前記第１導電性パターンは前記第２ゲートパターンを形成する間に形成される。 （もっと読む）

【課題】不揮発性メモリトランジスタの電荷保持特性を向上させる。
【解決手段】半導体基板と導電膜の間には、第１絶縁膜、電荷トラップ膜、第２絶縁膜が形成されている。電荷トラップ膜は水素濃度が低い上部領域と、水素濃度が高い下部領域を有する窒化シリコン膜でなる。このような窒化シリコン膜は、化学気相成長法により、水素を１５ａｔｏｍｉｃ％以上含む窒化シリコン膜を形成し、その上部を窒化することで形成される。この窒化処理は、窒素ガスのプラズマ中に生成された窒素ラジカルで窒化シリコン膜を窒化することで行われる。 （もっと読む）

【課題】 ＳＴＩ起因の応力が印加されることによる結晶欠陥発生を抑制することができ、微細化及び信頼性の向上をはかる。
【解決手段】 基板１０１上に、不揮発性メモリセル部，周辺回路領域の低電圧動作回路部，及び周辺回路領域の高電圧動作回路部を有し、各部の素子間がＳＴＩで分離された不揮発性半導体記憶装置であって、高電圧動作回路部のＳＴＩ埋め込み絶縁膜の上面は基板表面より上方に位置し、低電圧動作回路部のＳＴＩ埋め込み絶縁膜の少なくとも一部の上面は基板表面より下まで後退した形状になっている。 （もっと読む）

【課題】単位面積当たりのキャパシタ容量の向上を可能とする技術、およびそれに伴う製造工程を簡略化できる技術を提供する。
【解決手段】キャパシタ形成領域の表面に、少なくとも１つ以上の凸凹なキャパシタ形成溝４ａを形成することでキャパシタの表面積を増加し、単位面積当たりのキャパシタの容量の向上を可能とする。また、前記キャパシタ形成溝４ａと半導体基板１の表面に形成された素子分離溝４とを同一の工程で形成することで製造工程を簡略化することができる。また、キャパシタ形成領域におけるキャパシタの誘電体膜１６ａと、ＭＩＳＦＥＴ形成領域における高耐圧用ゲート絶縁膜１６とを同一の工程で形成する。または、キャパシタ形成領域におけるキャパシタの誘電体膜１６ａおよびメモリセル形成領域における多結晶シリコン層１０ａと多結晶シリコン層１７との間のメモリゲート層間膜１１を同一の工程で形成する。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備え、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡｎとｎ＋１番目のアクティブエリアＡＡｎ＋１とは、第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成している。 （もっと読む）

【課題】スプリットゲート型ＭＯＮＯＳメモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる技術を提供する。
【解決手段】選択用ｎＭＩＳＱｎｃと、選択用ｎＭＩＳＱｎｃの側面に絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬを介して形成されたメモリ用ｎＭＩＳＱｎｍとを含むメモリセルＭＣ１において、選択ゲート電極ＣＧのゲート長方向端部下のゲート絶縁膜４の厚さが、ゲート長方向中央部下のゲート絶縁膜４の厚さよりも厚く形成され、選択ゲート電極ＣＧと電荷蓄積層ＣＳＬとの間に位置し、かつ半導体基板１に最も近い下層の絶縁膜６ｂの厚さが、半導体基板１と電荷蓄積層ＣＳＬとの間に位置する下層の絶縁膜６ｂの厚さの１．５倍以下に形成される。 （もっと読む）