【課題】素子の微細化を図りつつ、セルトランジスタと選択ゲートトランジスタとの間に浅い拡散層が形成できる製造方法を提供する。
【解決手段】第１及び第２の領域における半導体基板１上にゲート絶縁膜４、第１のゲート電極層６、第１の絶縁膜７を順に形成し、第２の領域における第１の絶縁膜７の一部を除去して開口部９を形成し、第１の絶縁膜７上及び開口部９内に第２のゲート電極層１０を形成し、第１及び第２のゲート電極層６、１０、第１の絶縁膜７をパターニングし、半導体基板１内に不純物１２を導入し、第２の絶縁膜、マスク層を順に形成し、第１の領域、第１及び第２の領域の間を覆いかつ第２の領域における第１及び第２の選択ゲートトランジスタ間を開口するようにマスク層をパターニングし、第１及び第２の選択ゲートトランジスタ間の第２の絶縁膜及びゲート絶縁膜を除去するとともに、この半導体基板１内に導入された不純物１２を除去する。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、プラズマダメージからゲート絶縁膜を保護することにより、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、トランジスタ領域の半導体基板上にゲート絶縁膜５を形成し、このゲート絶縁膜５上にゲート電極１４を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上及びトランジスタ領域のゲート電極１４上にトンネル酸化膜７、窒化シリコン膜８及び酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域の酸化シリコン膜９上にマスク膜１３を形成し、マスク膜１３を用いて酸化シリコン膜９及び窒化シリコン膜８をドライエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、ゲート絶縁膜へのプラズマダメージをなくし、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域１０１にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、窒化シリコン膜上に酸化シリコン膜９を形成する工程と、ＭＯＮＯＳ型メモリトランジスタ領域１０１にマスク膜１０を形成し、マスク膜１０をマスクとして酸化シリコン膜９を除去する工程と、マスク膜１０をマスクとして窒化シリコン膜８を熱燐酸によるウェットエッチングにより除去する工程とを具備することを特徴とする。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】周辺回路領域Ｐにおいて、Ｏ_３−ＴＥＯＳ膜４ｃがソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間に形成されている。ソース／ドレイン領域２ｃに導入された不純物イオンの活性化の処理の時点でＳＯＧ膜４ｂに引っ張り応力が発生するものの、Ｏ_３−ＴＥＯＳ膜４ｃが介在しているため結晶欠陥が不純物拡散領域２ａ、２ｂに発生することを抑制でき転位の発生を抑制できる。 （もっと読む）

【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。 （もっと読む）

【課題】読み出し信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供すること。
【解決手段】半導体基板上に第１の絶縁層と、電荷蓄積層と、第２の絶縁層と、ゲート電極とがこの順で形成されたメモリトランジスタのゲート電極と、メモリセルトランジスタのゲート電極に隣接して形成された選択ゲートトランジスタのゲート電極であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されるとともにメモリセルトランジスタのゲート電極側の側面がテーパー形状のテーパー部を有する下部ゲート電極と、下部ゲート電極のテーパー部上に形成された第１の酸化膜と、第１の酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２の酸化膜と、第２の酸化膜上に形成された導電膜と、導電膜と下部ゲート電極とに接続された上部ゲート電極とを有する選択ゲートトランジスタのゲート電極と、を備える。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に順に形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を覆うようにして、第１保護膜ｐｔ１を形成する。その後、メモリゲート電極ＭＧ１の側方下部の主面ｓ１にイオン注入ｄｐ０１を施してｎ型イオン注入領域ｎ１を形成する。続いて、熱処理によってｎ型イオン注入領域ｎ１を拡散および活性化させることで、ｎ型メモリエクステンション領域を形成する。イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。 （もっと読む）

【課題】高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板のｐ型ウエル２上にゲート絶縁膜６を介して選択ゲート１８が形成され、ｐ型ウエル２上に酸化シリコン膜１５ａ、窒化シリコン膜１５ｂおよび酸化シリコン膜１５ｃからなる積層膜１５を介してメモリゲート１７が形成される。メモリゲート１７は、積層膜１５を介して選択ゲート１８に隣接する。ｐ型ウエル２の選択ゲート１８およびメモリゲート１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層２０，２１が形成されている。不純物拡散層２０，２１の間に位置するチャネル領域のうち、選択ゲート１８により制御され得る領域５１とメモリゲート１７により制御され得る領域５２とにおける不純物の電荷密度が異なる。 （もっと読む）

【課題】低消費電力、および入出力バッファの転送レートの向上を実現させると共に、製造コストの増加を抑える。
【解決手段】太い破線で囲まれるメモリセルアレイ３３、ロウデコーダ３０、センスアンプ３２は、厚膜のトランジスタを用いる。太線で囲まれる入力バッファ１１〜１３、入出力バッファ２６は、同じ厚膜トランジスタであって当該トランジスタよりも低い閾値電圧を有するトランジスタを用いる。クロック発生部１６、コマンドデコーダ１７、モードレジスタ１８、制御部２０、ロウアドレスバッファ＆リフレッシュ回路２１、カラムアドレスバッファ＆バーストカウンタ２２、データ制御回路２３、ラッチ回路２４、ＤＬＬ２５、カラムデコーダ３１は、薄膜のトランジスタを用いる。 （もっと読む）

【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。
【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。 （もっと読む）

【課題】セル電流の減少を抑制することが可能な不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能であり、直列に接続され、半導体基板１上にトンネル酸化膜２を介して形成されたゲート電極を有するメモリセルトランジスタＭＴと、直列に接続された前記メモリセルトランジスタＭＴの端部と、ビット線またはソース線と、の間に接続され、前記半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極を有する選択ゲートトランジスタＳＴ１と、を備える。 （もっと読む）

【課題】非選択のメモリセルトランジスタへの情報の誤書き込みの発生を低減することができる半導体装置及びその製造方法を提供する。
【解決手段】フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂと有するメモリセルトランジスタＭＴと、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴとを有し、メモリセルトランジスタＭＴのソース拡散層３６ａは、第１の不純物拡散層３６ａ_１と、第１の不純物拡散層３６ａ_１よりも深い第２の不純物拡散層３６ａ_２と、第２の不純物拡散層３６ａ_２内に形成され、第２の不純物拡散層３６ａ_２よりも浅い第３の不純物拡散層３６ａ_３とを有し、第２の不純物拡散層３６ａ_２の不純物濃度は、第３の不純物拡散層３６ａ_３の不純物濃度よりも低い。 （もっと読む）

【課題】微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。
【解決手段】ＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板１上に窒素１２を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をＩＳＳＧ法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜として酸窒化層１３を形成することができ、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。 （もっと読む）

【課題】スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。 （もっと読む）

【課題】ゲート間絶縁膜に対する電界集中を緩和できるようにする。
【解決手段】メモリセル領域Ｍ内において、浮遊ゲート電極を構成する多結晶シリコン層の直脇の半導体基板２の表層に不純物が導入されておりソース／ドレイン領域としての拡散層２ａが形成されているものの、ダミー領域ＲＤ１およびＲＤ２の境界領域において、ダミー積層ゲート電極を構成する多結晶シリコン層の直脇に位置する半導体基板２の表層にはＮ型の不純物イオンが導入されていない（領域２ｂ）。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】低電圧トランジスタのジャンクションリークを減らす。
【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第１素子領域１１と低電圧トランジスタの第２素子領域１４との間に形成された素子分離絶縁膜と、第１素子領域１１の半導体基板１上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に形成された第１ゲート電極１２と、第２素子領域１４の半導体基板１上に形成された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１７上に形成された第２ゲート電極１５と、を備えている。素子分離絶縁膜は、第１素子領域１１の周囲に隣接する第１素子分離領域１３と、第２素子領域１４の周囲に隣接し、第１素子分離領域１３の底部より低い底部を有する第２素子分離領域１６と、を含む。第１ゲート絶縁膜１７は、第２ゲート絶縁膜１８より厚くなるように形成される。 （もっと読む）