【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。 （もっと読む）

【課題】周辺回路部のＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにするＮＡＮＤ型フラッシュメモリの半導体装置と製造方法を提供する。
【解決手段】ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面を、ＥＢ加工により、セル領域１０４のＳＴＩ４０４の上面と同時にエッチングする。こうして、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面の高さはそのままに、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面のみを、第１の電極膜１２の上面の高さよりも下げる。上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】通常のロジックLSI製造プロセスに最小限の変更により、ロジックLSIに組み込むのに適した構成にしたチャージトラップ型のメモリセルを提供する。
【解決手段】本発明は、ゲート絶縁膜としての高誘電率絶縁膜及びゲート電極を有するロジックＦＥＴと共に、１チップ内に混載することによりロジックLSIを半導体基板上に構成する。半導体基板上にトンネル絶縁膜として機能する絶縁膜を形成する。この絶縁膜の上に、ロジックＦＥＴの高誘電率絶縁膜と同じプロセスフローで実現される高誘電率絶縁膜をチャージトラップ層として形成する。このチャージトラップ層の上に絶縁膜を、かつその上にゲート電極を形成する。 （もっと読む）

【課題】ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。
【解決手段】複数のビット線拡散層と、複数のワード線と、一対のビット線拡散層、ゲート絶縁膜、及びゲート電極によって構成された複数のメモリ素子と、を含むメモリ領域を有する半導体記憶装置であって、各列における複数に分割された複数のビット線拡散層同士は、ビット線コンタクト拡散層を介して電気的に接続されており、ビット線コンタクト拡散層に隣り合って配置されたワード線に形成されたビット線コンタクト拡散層側の側壁絶縁膜の幅は、ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。 （もっと読む）

スプリット・ゲート・メモリ・デバイス（１０）は、第１の仕事関数を有する選択ゲート（４６）を基板（１２）の第１の部分の上に有する。第２の仕事関数を有する制御ゲート（４４）は、第１の部分に隣接する基板の第２の部分の上にある。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアが電子であるとき、第１の仕事関数は第２の仕事関数よりも大きい。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアがホールであるとき、第１の仕事関数は第２の仕事関数よりも小さい。基板（１２）内の第１の電流電極（６２）および第２の電流電極（６４）は、制御ゲートおよび選択ゲートの下にあるチャネルによって分離される。制御ゲートおよび選択ゲートの異なる仕事関数は、デバイス性能を最適化するために各ゲートに対して異なる閾値電圧をもたらす。ｎチャネルデバイスでは、選択ゲートはｐ導電型であり、制御ゲートはｎ導電型である。
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【課題】微細化の制約が少なく、製造が容易で、周辺回路の大幅な変更を必要としない、ＮＡＮＤ型不揮発性半導体記憶装置、及び、その製造方法を提供する。
【解決手段】半導体記憶装置は、基板４０の主面４１上に並設され、主面４１に対して平行な第１方向に延在した複数の積層体５８と、主面４１に平行で、第１の方向と非平行な第２方向に延在したゲート電極７０と、を備え、複数の積層体５８のそれぞれは、絶縁層５５を介して積層された複数の半導体層５０を有し、複数の積層体５８は、隣接する積層体５８の間隔が、第１間隔５１と、第１間隔５１よりも広い第２間隔５２と、が交互に設けられるように並設され、第２間隔５２の周期は、デザインルールＦの４倍であり、ゲート電極７０は、第２間隔５２を有する積層体５８同士の間隙に侵入した突出部７８を有し、半導体層５０の側面と突出部７８との間に、第１絶縁膜、電荷蓄積層６０及び第２絶縁膜を備える。 （もっと読む）

【課題】動作特性を向上させる半導体記憶装置及びその製造方法を提供すること。
【解決手段】基板１０中に形成された第１及び第２活性領域ＡＡと、分離する素子分離領域３２と、積層ゲートと、ソース及びドレインとして機能する第１不純物拡散層とを備えたメモリセルとを具備し、前記積層ゲートは、前記基板１０上に形成され且つ電荷を蓄積する第１絶縁膜１５と、前記第１絶縁膜１５上に該第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、前記第２絶縁膜１６上に形成された制御ゲート電極１７とを備え、前記第２絶縁膜１６は、前記素子分離領域３２を跨ぐようにして複数の前記メモリセル間で共通に接続され、且つ前記素子分離領域３２の上面に接し、前記素子分離領域３２の上面は、前記第１絶縁膜１５の底面よりも高く、且つ該第１絶縁膜１５の上面以下に位置する。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。 （もっと読む）

【課題】占有面積を縮小した不揮発性半導体記憶装置、製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、メモリセルトランジスタ層３０、第２ＣＭＰ用ダミー層７０を備える。メモリセルトランジスタ層３０は、半導体基板Ｂａに平行で且つ積層された第１〜第４ワード線導電層と３２ａ〜３２ｄ、メモリ保護絶縁層３４を備える。第１〜第４ワード線導電層３２ａ〜３２ｄの端部は、ロウ方向にて階段状に形成されている。第２ＣＭＰ用ダミー層７０は、半導体基板Ｂａに平行で且つ積層されて第１〜第４ワード線導電層３２ａ〜３２ｄと同層に形成されたダミー第１〜第４ワード線導電層７２ａ〜７２ｄ、ダミーメモリ保護絶縁層７４を備える。ダミー第１〜第４ワード線導電層７２ａ〜７２ｄの端部は、配線領域Ａｒにて半導体基板Ｂａに対して略垂直方向に延びる直線に沿って揃うように形成されている。 （もっと読む）

【課題】隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制する。
【解決手段】本発明の半導体装置は、半導体基板２と、半導体基板２の上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成された浮遊ゲート電極９と、半導体基板２の表面に形成された素子分離溝３と、素子分離溝３内に埋め込まれた下部と、半導体基板２の表面から上方に突出した上部とからなる素子分離絶縁膜５とを有し、素子分離絶縁膜５内には上部から下部にわたり空洞部が形成されたものである。 （もっと読む）

【課題】プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避する。
【解決手段】メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。サイドウォール１２７の材料としては、例えばＳｉＧｅなどのような高誘電体膜１２４の構成原子が飛散することを防止可能な導電体を用いる。 （もっと読む）

【課題】メモリセルにおける下層電極と上層電極との界面及び保護ダイオードにおける基板とダイオード電極との界面に、均一で且つ最適な膜厚の酸化膜が形成された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の界面膜５３Ａを介在させて、第１の導電膜からなる第１の下層電極５１Ａと、第２の導電膜からなる第１の上層電極５２Ａとが積層された第１の積層電極２２を有するメモリセル１２と、第２の導電膜からなるダイオード電極５２Ｂと、ダイオード電極３２と基板１５との界面に形成されたシリコン酸化膜である第２の界面膜５３Ｂとを有するダイオード１３とを備えている。第１の界面膜５３Ａは、下層電極５１Ａと上層電極５２Ａとの電気的接続を維持する膜厚であり、第２の界面膜５３Ｂは、基板１５とダイオード電極５２Ｂとの間におけるエピタキシャル成長を阻害する膜厚である。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】 周辺回路領域の電荷蓄積層へのホットキャリア注入の影響を少なくする半導体装置等を提供する。
【解決手段】 半導体装置であって、少なくとも１つの不揮発性記憶セルの少なくとも１つの第１のトランジスタと、前記少なくとも１つの不揮発性記憶セルを駆動するための少なくとも１つの第２のトランジスタと、を含む。第１のトランジスタは、第１のゲート絶縁層と、第１のゲート電荷蓄積層と、第２のゲート絶縁層とを有する。第２のトランジスタは、第３のゲート絶縁層と、第２のゲート電荷蓄積層と、第４のゲート絶縁層とを有する。フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施された前記第２のゲート電荷蓄積層（２２ｂ’）の全部または一部の第１の電荷蓄積能力は、フッ素系ガスおよび／または水素系ガスを用いるイオン注入が実施される前の前記第２のゲート電荷蓄積層（２２ｂ’）の前記全部または前記一部の第２の電荷蓄積能力より低い。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性記憶装置を含む、高い性能を有する半導体装置とその製造方法を提供する。
【解決手段】半導体装置は、ＭＯＮＯＳ型不揮発性記憶セルの第１のトランジスタと、記憶セルを制御または駆動するための第２のトランジスタを含む。第１のトランジスタは、ソースドレイン領域１２，１３，１８，１９と，ゲート絶縁層２２ａ’と、ゲート電荷蓄積層２２ｂ’と、第２のゲート絶縁層２２ｃ’と、ゲート導電層１４’と、絶縁層１６，１７、とを有する。ゲート絶縁層２２ａ’は、ソースドレイン領域の一部１２，１３の上に形成された下層６０と、下層６０の一部である中心部の上に形成された上層６１とを有する。第２のトランジスタの第２のソースドレイン領域１２，１３，１８，１９を形成するために用いられたレジストを洗浄除去するときに、下層６０と上層６１とに区別された。 （もっと読む）

【課題】耐圧が改善され、信頼性が向上した不揮発性半導体メモリ及びその製造方法を与える。
【解決手段】半導体記憶装置は、半導体基板１１上に形成され、オキシナイトライド化された第１ゲート絶縁膜１４ａを含む第１トランジスタと、半導体基板１１上に形成された第２ゲート絶縁膜１４ｂと、第２ゲート絶縁膜１４ｂ上の少なくとも一部に形成されたバリア膜２０を含む第２トランジスタとを備え、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より窒素原子濃度が低いことを特徴とする。 （もっと読む）

【課題】２つの異なったゲート電極を有するトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａに第１ゲート絶縁膜１４を介して形成された第１ゲート電極１５、第２ゲート絶縁膜１６、第２ゲート電極１７を有するセルトランジスタと、第１ゲート電極１５側へ突出した状態に埋め込まれた第１絶縁分離層１２とを備えたメモリセルを形成する工程と、第２領域１１ｂに第１ゲート絶縁膜１４を介して形成され、高さＬ２が第１ゲート電極１５の高さＬ３より大きい第１導電膜２０と、高さＬ４が第２ゲート電極１７の高さＬ５と等しい第２導電膜２１とを有するゲート電極を備えたトランジスタと、高さＬ６が第１絶縁分離層１２の高さＬ１より大きく第１導電膜２０側へ突出した状態に埋め込まれた第２絶縁分離層１３を形成する工程と、を具備する。 （もっと読む）