【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。 （もっと読む）

【課題】構成が簡単で、製造コストを低減できる三次元磁界センサを実現する。
【解決手段】三次元磁界センサ１は、平面である素子配置面４０ａを有する基板４０と、基板４０の素子配置面４０ａ側に配置されて基板４０と一体化されたＭＲ素子１０，２０，３０を備えている。ＭＲ素子１０は、磁化固定層１１、非磁性層１２および自由層１３を有し、ＭＲ素子２０は、磁化固定層２１、非磁性層２２および自由層２３を有し、ＭＲ素子３０は、磁化固定層３１、非磁性層３２および自由層３３を有している。自由層１３，２３，３３の磁化の方向は、外部磁界Ｈの方向に応じて変化する。磁化固定層１１の磁化の方向は、素子配置面４０ａに平行なＸ方向に固定されている。磁化固定層２１の磁化の方向は、素子配置面４０ａに平行であってＸ方向に直交するＹ方向に固定されている。磁化固定層３１の磁化の方向は、素子配置面４０ａに垂直なＺ方向に固定されている。 （もっと読む）

【課題】エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供する。
【解決手段】実施形態にかかる半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う各記憶素子の間に埋め込まれた層間絶縁膜と、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、各記憶素子の側面において膜厚が１０ｎｍ以下である保護膜と、層間絶縁膜中に形成されたコンタクトとを有し、保護膜は、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。 （もっと読む）

【課題】より高い特性を有する膜体を形成する。
【解決手段】被膜部材１０の製造方法は、スパッタリングターゲット部材を用い、スパッタリング処理によって被処理部材１１に膜体１２を形成する形成工程、を含むものである。この形成工程では、１又は複数のスパッタリングターゲット部材を用い、Ｍｇ、Ａｌ、Ｏ及びＮの元素を含む膜体１２を被処理部材１１の表面に形成する処理を行う。ここで、スパッタリングターゲット部材は、Ｍｇ、Ａｌ、Ｏ及びＮの全てが含まれていれば、どのような形態でも構わず、スパッタリングターゲット部材を１種用いるものとしてもよいし、スパッタリングターゲット部材を複数種用いるものとしてもよい。被処理部材１１に形成された膜体１２には、Ｍｇ、Ａｌ、Ｏ及びＮが含まれている。 （もっと読む）

【課題】本発明は、磁気抵抗材料と集積回路とを巧みに統合することのできる、磁気抵抗素子構造の製造方法を提供する。
【解決手段】基板を提供する工程と、上記基板の上に金属ダマシン構造を形成する工程と、該金属ダマシン構造に電気的に接続するように該金属ダマシン構造の上にパターン化磁気抵抗ユニットを形成する工程とを含む、磁気抵抗素子構造の製造方法である。 （もっと読む）

【課題】素子特性を劣化させることなく、半導体材料または絶縁膜の結晶特性を改善することができる低温アニールを用いた半導体装置の製造方法、並びに、このような低温アニールに適した半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板の上方に設けられた金属からなる下部電極と、下部電極の上方に設けられた金属からなる上部電極と、下部電極と上部電極との間に設けられた結晶層とを備える。下部電極および上部電極の各膜厚は、結晶層の結晶化に用いられるマイクロ波の周波数に対応する表皮効果における表皮層よりも薄い。 （もっと読む）

【課題】１つの基板に設けた複数の磁気抵抗素子部のピン磁性層を異なる方向に着磁させる。
【解決手段】基板１０を用意し、基板１０の一面１３の上方に複数の磁気抵抗素子部２２を形成する。次に、基板１０において一面１３から他面１４までを貫通する貫通孔１５を形成する。続いて、基板１０の一面１３側と他面１４側とのいずれか一方から他方に貫通孔１５を介して電流が流れる直線状の電流供給ライン４０を形成する。ここで、電流供給ライン４０としてワイヤ４１を用いる。この後、ワイヤ４１に電流を流すことによってワイヤ４１の周囲にワイヤ４１を中心とした同心円状の磁界を発生させると共に、基板１０全体を加熱して磁場中アニールを行う。これにより、複数の磁気抵抗素子部２２を構成するピン磁性層２２ａの磁化の向きがそれぞれ同心円状の磁界の接線方向に向くように着磁を行う。 （もっと読む）

【課題】ダイシングストリートにＧａＡｓが露出している場合、結果ダイシング時に素子のチッピング、電極や磁性体の剥離、溶解したＧａＡｓによる電極接合部の汚染が発生し、さらにＧａＡｓ基板裏面もエッチングされるためＧａＡｓの溶解による電極接合部の汚染の課題がある。
【解決手段】本発明は、ホール素子が設けられたＧａＡｓ基板と、ＧａＡｓ基板上に設けられた磁気増幅機能を有する磁性体とを備える磁気デバイスにおいて、上記ホール素子上に絶縁層と、上記絶縁層上にＴｉ系金属層と、上記Ｔｉ系金属層の上にＣｕ系金属層とを有し、ダイシングストリート上を少なくとも無機絶縁材料乃至有機絶縁材料もしくはその両方でカバーさせＧａＡｓを露出させず、またさらにＧａＡｓ基板裏面にも有機絶縁膜でカバーすることにより本課題を解決した。 （もっと読む）

【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。 （もっと読む）

【課題】ＭＴＪ素子内における層間の短絡を抑制し、かつ、ＭＴＪ素子を構成する磁性層の劣化を抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。磁気トンネル接合素子は、２つの磁性層と該２つの磁性層間に設けられたトンネル絶縁膜とを含み、半導体基板の上方に設けられている。側壁膜は、磁気トンネル接合素子の側面の上部に設けられている。フェンス層は、導電性材料を含み、側壁膜の側面および磁気トンネル接合素子の側面の下部に設けられている。フェンス層の頂点は、側壁膜の頂点よりも低く、かつ、トンネル絶縁膜よりも高い位置にある。 （もっと読む）

【課題】メモリセル部及び周辺回路部を微細化する。
【解決手段】半導体基板２０に設けられたメモリセル部１１及び周辺回路部１２を有する半導体記憶装置の製造方法であって、メモリセル部１１及び周辺回路部１２にそれぞれ層間絶縁層３７及び４７を形成する工程と、層間絶縁層３７及び４７上にそれぞれ、心材５０を形成する工程と、心材５０をスリミングする工程と、メモリセル部１１及び周辺回路部１２の心材５０の側面にそれぞれ、側壁３８及び４８を形成する工程と、側壁３８及び４８をマスクとして、層間絶縁層３７及び４７を加工する工程と、加工された層間絶縁層３７及び４７内にそれぞれビット線ＢＬ及び配線層４４を形成する工程とを含む。 （もっと読む）

【課題】被実装部材上に回路チップと隣接して搭載される磁気センサにおいて、回路チップとパッドとを電気的に接続するワイヤ同士の接触を抑制することができる磁気センサを提供する。
【解決手段】複数のパッド３１〜３６を一辺１０ａと垂直方向において互いに完全にオフセットした状態で配置する。これによれば、被実装部材上に磁気センサの一辺１０ａを回路チップと隣接して搭載し、パッド３１〜３６と回路チップとをワイヤで接続した際に、ワイヤ同士が接触してしまうことを抑制することができる。 （もっと読む）

【課題】実装時における位置ズレが生じる従来の電子部品の実装構造に対して、半田ブリッジの発生を防止しつつ、実装の際に角度ずれが小さいことが要求される電子部品の取り付け角度の精度を高められる電子部品の実装構造を目的とする。
【解決手段】電子部品の実装構造において、電子部品が略直方体形状の基体の側面から複数のリード端子を延出しており、複数のリード端子が基体の四隅の内少なくとも２個所に設けられたアライメント用リード端子とアライメント用リード端子を除く電気的に基体内の電子回路に接続される電極リード端子とからなり、アライメント用リード端子が電極リード端子より長く延出されており、複数の接続ランドがアライメント用リード端子と半田付けされるアライメント用接続ランドと電極リード端子と半田付けされる電極用接続ランドとからなり、アライメント用接続ランドの長さが電極用接続ランドの長さよりも長いことを特徴としている。 （もっと読む）

【課題】磁気ランダムアクセスメモリ（ＭＲＡＭ）セル用に適し且つ第１強磁性層とトンネル障壁層と第２強磁性層とから成る磁気トンネル接合を製作する方法を提供する。
【解決手段】第１強磁性層を形成すること、トンネル障壁層２２を形成すること及び第２強磁性層を形成することから成る。当該トンネル障壁層２２を形成することは、金属製のＭｇ層を蒸着すること及び当該金属のＭｇをＭｇＯ層２２ａに変えるために当該蒸着された金属製のＭｇ層を酸化することから成る。当該トンネル障壁層が、少なくとも２つのＭｇＯ層２２ａから成るように、当該トンネル障壁層を形成するステップが、少なくとも２回実施される。 （もっと読む）

【課題】薄膜積層型の機能性薄膜素子において、電極間の電流リークを防止する。
【解決手段】非導電性基板１１上に金属機能薄膜を成膜し、この金属機能薄膜から所定の機能パターン１２を形成した後に、その保護のために機能パターン１２の上に非導電性薄膜である保護膜１３を形成する。更に、電極膜を成膜してエッチングにより電極１４ａ、１４ｂを形成し、非導電性基板１１の切断に際し保護膜１３に設けた切断部１３ａ、１３ｂを共に切断し、保護膜１３の周囲に生じた電極膜の残渣Ｓによる電極１４ａ、１４ｂ間の電流リークを防止する。 （もっと読む）

【課題】十分に高い抵抗変化率および絶縁破壊電圧を確保しつつ、安定した製造に適した磁気トンネル接合素子を備えた磁気メモリ構造を提供する。
【解決手段】この磁気メモリ構造は、基体上に、第１シード層と導電層とを順に有する下部電極と、導線としての上部電極と、下部電極と上部電極との間に配置され、かつ、下部電極の側から順に、下部電極と接すると共に窒化タンタルを含む第２シード層と、反強磁性ピンニング層と、ピンド層と、トンネルバリア層と、磁化自由層と、上部電極と接するキャップ層とを有する磁気トンネル接合素子とを備える。窒化タンタルは、窒素プラズマをタンタルのターゲットに衝突させる反応性スパッタリング処理によって形成されたものである。 （もっと読む）

【課題】厚さが３５ｎｍ以下でも十分に高い保磁力および角型比を有する磁性のコバルト薄膜を得ることができるコバルト薄膜の形成方法およびこの方法により形成したコバルト薄膜を用いたナノ接合素子を提供する。
【解決手段】ポリエチレンナフタレート基板１１上に真空蒸着法などによりコバルト薄膜１２を３５ｎｍ以下の厚さに成膜する。こうしてポリエチレンナフタレート基板１１上にコバルト薄膜１２を成膜した積層体を二つ用い、これらの二つの積層体をそれらのコバルト薄膜１２のエッジ同士が、必要に応じて有機分子を挟んで、互いに対向するように交差させて接合することによりナノ接合素子を構成する。このナノ接合素子により不揮発性メモリや磁気抵抗効果素子を構成する。ポリエチレンナフタレート基板１１の代わりに、少なくとも一主面がＳｉＯ₂ からなる基板、例えば石英基板を用いてもよい。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）