【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】放射線耐性能力をさらに向上することができる半導体装置を提供する。
【解決手段】半導体基板１の上方に形成された第１絶縁膜１２と、第１絶縁膜１２の上方に形成され、下部電極１７と上部電極１９に挟まれる強誘電体膜１８を有するキャパシタＱと、キャパシタの上に形成される第２絶縁膜２６と、を有し、第１絶縁膜１２と下部電極１７の間に、Ｐｂ又はＢｉが添加された結晶を持つ絶縁材料膜から形成される第３絶縁膜１６、３８と、
を有する。 （もっと読む）

【課題】本発明は、ビットラインとストリング選択ラインとの交差領域に各々形成され、各々が基板上に垂直に多層構造で形成されたメモリセルを有するストリングを含む不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】本発明のプログラム方法によると、シャドープログラム方式によってＹＺ平面の各層に属したメモリセルがマルチビットデータにプログラムされ、ＹＺ平面のＮ番目の層（ここで、Ｎは１、またはそれより大きい定数）のメモリセルがプログラムされる場合、ＹＺ平面の他層のメモリセルがプログラムされる前にＮ番目の層に対応するＸＺ平面の残りのメモリセルがプログラムされる。 （もっと読む）

【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

【課題】熱的および化学的に安定な酸化ゲルマニウムの製造方法を提供する。
【解決手段】ｐ型Ｇｅからなる基板１は、純水および０．１％ＨＦによって洗浄され、その後、超純水によってリンスされる（工程（ａ）参照）。その後、基板１は、３３％の過酸化水素水３に、６０秒間、浸漬される（工程（ｂ）参照）。これによって、酸化ゲルマニウム膜４が基板１の一主面に形成される。 （もっと読む）

【課題】半導体装置を製造する際、側壁加工プロセスで形成される不要な配線を介したショートの発生を防ぎ、マイクロローディング効果やディッシング現象の発生を防ぐ。
【解決手段】基板上に被加工絶縁性膜を形成し、前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、ダミー配線が配置される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、前記第１の犠牲膜の側壁に形成される第３の犠牲膜と前記第２の犠牲膜の側壁に形成される第４の犠牲膜とを、分離した膜として形成し、前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工絶縁性膜をエッチングして凹部を形成し、導電性材料を前記凹部に埋め込むことを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】積層された複数の半導体層と、複数の半導体層上にそれぞれ形成され、ＮＡＮＤ構造で配置された複数のメモリセル及び一つ以上のストリング選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングと、複数のメモリセルの一側の複数のＮＡＮＤストリングに共通接続された共通ビットラインと、複数のメモリセルの他側の複数のＮＡＮＤストリングに共通接続された共通ソースラインと、複数のＮＡＮＤストリングのそれぞれの複数のメモリセルに結合された複数のワードラインと、共通ビットラインに印加された信号が複数のＮＡＮＤストリングに選択的に印加されるように、複数のＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタにそれぞれ結合された複数のストリング選択ラインと、を備える不揮発性メモリ装置である。 （もっと読む）

【課題】素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供する。
【解決手段】シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、溝１３及び溝１４を形成する。溝１３及び１４を埋め込むようにシリコン酸化膜を高密度プラズマＣＶＤ法により形成する。溝１３上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。７００℃〜９００℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８に変化させる。 （もっと読む）

【課題】消去されたセルのしきい値電圧分布を改善させるためにソフトプログラム段階を行う不揮発性メモリ装置のソフトプログラム方法を提供する。
【解決手段】不揮発性メモリ装置のソフトプログラム方法は、消去動作が実施されたメモリセルのしきい値電圧を一定レベルに上昇させるソフトプログラム段階と、各セルストリング別にしきい値電圧以上にプログラムされたセルがあるかを判断する検証段階と、上記検証結果、全体のセルストリングがしきい値電圧以上にプログラムされたセルを一つ以上含むまで上記ソフトプログラムを反復する段階を含む。 （もっと読む）

集積回路（100）の、ピッチマルチプリケーションされたフィーチャと、ピッチマルチプリケーションされていないフィーチャ、例えば、それぞれ集積回路（100）の、アレイ領域（102）、インターフェース領域（104）、および周辺領域（106）内のフィーチャが、マスクを通して基板（110）を処理することによって形成される。マスクは、フォトレジスト層をパターニングすることによって形成され、これは同時に、それぞれ集積回路（100）のアレイ領域（102）、インターフェース領域（104）、および周辺領域（106）内のフィーチャに対応するマスク要素を画定する。パターンは非晶質炭素層（140）に転写される。側壁スペーサー（165）が、パターニングされた非晶質炭素層（140）の側壁に形成される。保護材料の層（170）が堆積され、その後パターニングされ、アレイ領域（102）内、およびインターフェース領域（104）もしくは周辺領域（106）の選択部分内のマスク要素を露出する。アレイ領域内の非晶質炭素、もしくは他の露出された部分は除去され、その結果、アレイ領域（102）内にピッチマルチプリケーションされた自立スペーサー（165）を含むパターンを残す。保護材料（170）は除去され、アレイ領域（102）内のピッチマルチプリケーションされたスペーサーと、インターフェース領域（104）および周辺領域（106）内のピッチマルチプリケーションされていないマスク要素のパターンを残す。パターンはハードマスク層（150）に転写され、それを通して下にある基板（110）がエッチングされる。
（もっと読む）

【課題】コンタクトホールのサイズの安定した減少を実現でき、素子の信頼性を向上させるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０１上に層間絶縁膜１０５とハードマスク膜パターン１０６ａを形成し、それらの表面を覆うようにしてスペーサ膜１０９を形成する。第１のエッチング工程で層間絶縁膜１０５にコンタクトホール（図４中の符号２００）を形成し、スペーサ膜１０９も第１のエッチング工程にて除去し、ハードマスク膜パターン１０６ａを除去するための第２のエッチング工程を実施する。それにより、コンタクトホールのサイズを減少させる必要がある場合、あるいは隣り合うコンタクトホールどうしの間隔スペースを減少させる必要がある工程にあって、リソグラフィ工程の限界を克服しつつ、コンタクトホールのサイズを安定して減少させ、ブリッジの発生を抑えて素子の信頼性を高める。 （もっと読む）

【課題】四角形のドレインコンタクトホールを形成することにより、コンタクトとコンタクトとの間に発生するブリッジの発生を抑制できるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板にエッチング防止膜１０２、第１及び第２層間絶縁膜１０４，１０６、第１、第２及び第３ハードマスク膜１０８，１１０，１１２を順次形成する。第３ハードマスク膜をエッチングして第２ハードマスク膜の一部領域を露出し、この露出領域よりさらに狭く露出するフォトレジストパターンを形成し、これをマスクとして第２、第１ハードマスク膜をエッチングした後、残留する第３及び第２ハードマスク膜をマスクとして第２、第１層間絶縁膜をエッチングして四角形のホールを形成する。残留する第２及び第１ハードマスク膜をマスクとしてエッチング防止膜をエッチングし、基板を露出させてドレインコンタクトホールを形成する。 （もっと読む）

【課題】半導体素子の信頼性を向上させ、かつ集積度を向上させるフラッシュメモリ素子およびその製造方法を提供する。
【解決手段】メモリセル領域Ａとペリ領域Ｃとの境界部分にゲートライン１２が通るか否かによって、ゲートライン１２が通る場合には、その境界部分を素子分離膜１１ａで構成し、ゲートライン１２が通らない場合には、ダミーアクティブ（dummy active）で構成することにより素子の信頼性を改善し、ウェルピックアップ（well pick up）領域を上記ダミーアクティブ内に構成することで集積度を向上させる。 （もっと読む）

【課題】素子分離膜形成工程で発生するプラズマ損傷Wを防止する半導体素子の素子分離膜形成方法を提供。
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。 （もっと読む）

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 （もっと読む）

本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
（もっと読む）

半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
（もっと読む）