【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】酸化物半導体膜の被形成面近傍に含まれる不純物を低減する。また、酸化物半導体膜の被形成面近傍の結晶性を向上させる。また、該酸化物半導体膜を用いることにより、安定した電気特性を有する半導体装置を提供する。
【解決手段】シリコンを含む下地絶縁膜と、下地絶縁膜上に形成された酸化物半導体膜と、酸化物半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜と接し、少なくとも酸化物半導体膜と重畳する領域に設けられたゲート電極と、酸化物半導体膜に電気的に接続されたソース電極、及びドレイン電極と、を有し、酸化物半導体膜は、下地絶縁膜との界面から酸化物半導体膜に向けてシリコン濃度が１．０原子％以下の濃度で分布する領域を有し、少なくとも領域内に、結晶部を含む半導体装置である。 （もっと読む）

【課題】動作の安定性を向上できる半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、複数のメモリセルと、複数のワード線と、複数のビット線と、複数の選択トランジスタと、配線層と、を備える。複数のメモリセルは、第１方向及び第１方向と直交する第２方向にそれぞれ配置される。複数のワード線は、それぞれ第１方向に延在して設けられる。複数のビット線は、それぞれ第２方向に延在し、第１方向及び第２方向と直交する第３方向に複数のワード線と離間して設けられる。複数の選択トランジスタは、複数のストリングにそれぞれ設けられる。配線層は、選択トランジスタのソースと同電位に設けられる。配線層は、第３方向にみて複数のワード線とそれぞれ重なる複数の第１重複部分を有する。配線層のパターンが繰り返される単位領域において、複数の第１重複部分のそれぞれの面積は同じである。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】面内方向での膜厚の均一性に優れ、電荷保持特性に優れた窒化シリコン膜の成膜方法、及び窒化シリコン膜を備えた不揮発性記憶装置の製造方法を提供する。
【解決手段】半導体基板上に第２の窒化シリコン膜を形成する工程と、第２の窒化シリコン膜上に第２の窒化シリコン膜よりも光学吸収係数が大きくかつ光学吸収係数ｋが０．６０〜１．２６の第１の窒化シリコン膜を、ステップ成膜法により形成する工程と、を有する窒化シリコン膜の成膜方法。 （もっと読む）

【課題】 酸素含有層を窒素濃度が高い酸窒化層又は窒化層に改質することで、ポリシリコン膜の耐酸化性を向上させる。
【解決手段】 酸素含有層が形成されたポリシリコン膜を有する基板が搬入される処理室と、処理室内に設けられ、基板を加熱する加熱部と、処理室内に窒素及び水素を含む処理ガスを供給するガス供給部と、処理室内に供給された処理ガスを励起する励起部と、加熱部により基板を所定の温度に加熱させ、ガス供給部により供給させた処理ガスを励起部により励起させ、励起した処理ガスを基板に供給させ、酸素含有層を酸窒化層又は窒化層に改質させるように、少なくとも加熱部、ガス供給部及び励起部を制御する制御部と、を備える。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】データ保持時間を、マスクＲＯＭと同様の無限大とすることができる、長期にわたりデータを保持できる信頼性の高いＥＥＰＲＯＭを提供する。
【解決手段】不揮発性半導体記憶装置は、所定のセンスレベルに対して熱平衡状態しきい値電圧が正方向である第１の不揮発性半導体記憶素子１００に正のデータを記憶し、熱平衡状態しきい値電圧が負方向である第２の不揮発性半導体記憶素子２００に負のデータを記憶することでデータ保持時間を無限大にする。 （もっと読む）

【課題】注入した導電性不純物により形成される結晶欠陥の密度を低減し、歩留まり率が向上するような半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板を加熱することにより、半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした導電性不純物を活性化させるための活性化処理を行う。 （もっと読む）

【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１は、シリコンを含む基板１１と、基板１１の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線７と、配線７の上に設けられたリーク抑制層８と、前記リーク抑制層８の上方に設けられた層間絶縁膜１０と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線７の間には空隙１２が形成され、リーク抑制層８の幅寸法は、配線７の幅寸法よりも短いこと、および、隣接するリーク抑制層８の間の寸法は、隣接する配線７の間の寸法よりも長いこと、の少なくともいずれかである。 （もっと読む）

【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態によれば、不揮発性半導体記憶装置は、平行に配列された所定方向に延びる複数の半導体層と、半導体層の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成され所定方向に配列された複数の浮遊ゲートと、浮遊ゲートに隣接するゲート間絶縁層と、ゲート間絶縁層を介して所定方向の両側から浮遊ゲートに対向し複数の半導体層と交差する方向に延びる複数の制御ゲートとを有するセルアレイ層を複数層積層した不揮発性半導体記憶装置であって、積層方向に隣接するセルアレイ層において、下層のセルアレイ層の制御ゲートと、その上層のセルアレイ層の制御ゲートとが直交し、下層のセルアレイ層の浮遊ゲートと、その上層の半導体層との位置が整合している。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】微細化を実現し、トランジスタとして十分に機能できる電気的特性を付与された半導体装置を提供する。
【解決手段】半導体層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタを有する半導体装置において、該半導体層としてインジウム、ガリウム、亜鉛、及び酸素の４元素を少なくとも含み、該４元素の組成を原子百分率で表したとき、インジウムの割合が、ガリウムの割合及び亜鉛の割合の２倍以上である酸化物半導体膜を用いる。該半導体装置において、酸化物半導体膜は作製工程において酸素が導入され、酸素を多く（過剰に）含む膜であり、トランジスタを覆う酸化アルミニウム膜を含む絶縁層が設けられる。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。 （もっと読む）

【課題】書き込み／消去の繰り返しによる信頼性の低下を抑制することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートに蓄積する電荷量を制御することにより電気的にデータを書き換え可能な複数のメモリセルを備える。半導体記憶装置は、前記ウェル、及び前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートに、電圧を印加する制御回路を備える。
前記メモリセルの消去動作において、前記制御回路は、第１の消去電圧が階段状に上昇する第１のパルス波を、前記ウェルに印加し、その後、第２の消去電圧の第２のパルス波を、前記ウェルに印加する。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）