【課題】 エアギャップ構造を簡易な方法で形成する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。 （もっと読む）

【課題】素子領域内に含まれる不純物の拡散を抑制する。
【解決手段】不揮発性半導体記憶装置は、基板１０１と、前記基板１０１内に形成されたウェル領域１０２とを備える。前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。前記装置は、前記複数の素子領域１０３の内部に、前記複数の素子領域のそれぞれを上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断するよう形成され、前記ウェル領域１０２内に注入された不純物の拡散を抑制する第１の拡散抑制層１１１と、前記上部素子領域１０３Ａの前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層１１２とを備える。 （もっと読む）

【課題】
本発明は、データ保持時の不揮発性半導体記憶素子の上部絶縁層からの電荷の放出を効果的に抑制し、不揮発性半導体記憶素子のデータ保持中の閾値変化を効果的に抑制することを目的とする。
【解決手段】
本発明に係る不揮発性半導体記憶素子は、半導体基板１と、半導体基板１の表面内に設けられたソース領域２及びドレイン領域３と、半導体基板上に設けられたトンネル絶縁膜４と、トンネル絶縁膜４上に設けられた導電性電荷蓄積層５と、導電性電荷蓄積層５上に設けられた上部絶縁層６と、上部絶縁層６上に設けられた制御ゲート７とを含む構造である。そして、上部絶縁層６は、透過絶縁層６aと電荷捕獲層６ｂとブロック層６ｃの積層構造である。そして、電荷捕獲層６ｂのトラップ準位密度が透過絶縁層６aとブロック層６ｃのトラップ準位密度と比べて大きく、透過絶縁層６aのリーク電流が、ブロック層６ｃのリーク電流と比べて大きい。 （もっと読む）

【課題】非対称な複数のトンネル障壁を有する電荷トラップ浮遊ゲートメモリ素子を提供する。
【解決手段】本メモリセルはチャネル領域で分離されたソース領域及びドレイン領域を備える。第１トンネル障壁構造体が該チャネル領域の上方に配置されている。浮遊ゲートが該第１トンネル障壁構造体上に配置され該チャネル領域を覆っている。第２トンネル障壁構造体が該浮遊ゲート上に配置されている。該第２トンネル障壁構造体上に電荷トラップ構造体が配置され、該電荷トラップ構造体上に阻止誘電構造体が配置されている。該上部誘電構造体上に配置された上部導電層がゲートとして働く。該メモリセルをプログラムするバイアス条件下及び消去するバイアス条件下で、該第２トンネル障壁構造体は該第１トンネル障壁構造体より効率的なトンネル電流の導体である。 （もっと読む）

【課題】ＹＵＰＩＮ効果を抑えるようなセルの配置デザインを実現することができ、メモリセルの微細化及び高集積化をはかる。
【解決手段】ストライプ状の素子形成領域１１が並列配置され、各々の素子形成領域１１に電荷蓄積層１２と制御ゲート１３を有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、電荷蓄積層１２は、互いに異なる素子形成領域１１間で隣接するもの同士が、ストライプ方向にずらして配置されている。 （もっと読む）

【課題】電荷蓄積層および制御ゲート電極層間に設けられる絶縁膜を通じて流れるリーク電流を抑制できるようにする。
【解決手段】ゲート間絶縁膜７が、下層絶縁膜７ａ／高誘電体絶縁膜７ｂ／上層絶縁膜７ｃの積層構造によって構成されている。下層絶縁膜７ａがシリコン窒化膜７ａａ／シリコン酸化膜７ａｂ／界面層７ａｃ／シリコン酸化膜７ａｄの積層構造により構成されている。界面層７ａｃが電荷トラップ層として設けられている。特に書込時のリーク電流を抑制でき、特性改善を図ることができる。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】分離した電荷蓄積層を有する半導体装置において、ゲート電極中央下にゲート絶縁膜を形成する際のゲート電極の倒れ込みを抑制する製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０上に第１絶縁膜２２とゲート電極２４を形成する工程と、開口部４６から第１絶縁膜を２２除去してゲート電極中央下にゲート絶縁膜２２を形成する工程と、フッ酸によるウエットエッチング法を用いて、ゲート電極２４下に形成された第１絶縁膜２２を除去し、ゲート電極２４の両端下に、アンダーカット部が形成する工程と、第１絶縁膜２２を除去したアンダーカット部にトンネル絶縁膜１２と、ポリシリコン膜による電荷蓄積層１４と、トップ絶縁膜１６を形成する工程と、を有する。 （もっと読む）

【課題】 トンネル絶縁膜の薄膜化に頼らずとも、プログラム電圧の低減化を図れる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、主面を有するシリコン基板１と、シリコン基板１の主面上に設けられた不揮発性メモリセルとを備し、前記主面は、溝状構造が形成された領域１Ａを含み、前記不揮発性メモリセルは、領域１Ａ上に形成されたトンネル絶縁膜としての第１の絶縁膜と、前記第１の絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた制御ゲート電極とを含む。 （もっと読む）

【課題】メモリセル間の容量結合を低減して浮遊ゲート間干渉を抑制することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０、半導体基板１０上に形成された第１の絶縁膜１１、半導体基板１０上に第１の絶縁膜１１を介して形成された浮遊ゲート１２、この浮遊ゲート１２上に形成された第２の絶縁膜１３及び浮遊ゲート上に第２の絶縁膜１３を介して形成された制御ゲート１４を有する複数のメモリセルＭＣと、半導体基板１０に形成されゲート幅方向に隣接するメモリセルＭＣ間を分離するゲート長方向に延びる素子分離絶縁膜１７と、素子分離絶縁膜１７の上で且つゲート幅方向に隣接する浮遊ゲート１２間に形成された空隙部２２とを有する。 （もっと読む）

【課題】フローティングゲート間のインターフェアレンス効果を減少させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】トンネル絶縁膜１０２の側壁を保護ウィングスペーサＡを持つ素子分離用絶縁膜１２２を形成する。次に、露出した窒化膜１０８およびバッファ酸化膜１０６を順次エッチングして除去する。その後、バッファ膜１２４はウェットまたはドライエッチング工程を用いて除去する。ウェットエッチング工程は好ましくはＦＮを用いて行う。その後、素子分離用絶縁膜１２２を含んだ全体構造上に誘電体膜およびコントロールゲート用導電膜を順次積層して形成する。 （もっと読む）

【課題】高誘電体膜の電気的な特性を向上させる事ができる非揮発性メモリ素子及びその製造方法を提供する。
【解決手段】フローティングゲート１０４とコントロールゲート１２２間誘電体１２０として、酸化膜１０８，１１６の間に高誘電絶縁膜１１２を含む高誘電体膜を形成し、高誘電絶縁膜の上部及び下部、またはフローティングゲートの上部及びコントロールゲートの下部に窒素含有絶縁膜１０６，１１０，１１４，１１８を形成することにより、酸化膜と高誘電絶縁膜との間、または酸化膜とフローティングゲートまたはコントロールゲートとの間の界面反応を抑制し、高誘電体膜の誘電率、漏洩電流、絶縁破壊電圧及び電荷保存特性などの電気的な特性を向上させ、高性能及び高信頼性の高誘電体膜を製造することができる。 （もっと読む）

【課題】積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板３１にはトレンチ溝に埋め込まれた素子分離領域と、素子分離領域によって電気的に分離された第１半導体領域とが形成されている。第１半導体領域上には、トンネル絶縁膜３２を介して電荷蓄積層３３、制御ゲート３５、及び制御ゲート３５上のゲートキャップ膜３６を含む積層ゲートが形成され、層間絶縁膜４４内にはビット線コンタクト３８が埋め込まれている。電荷蓄積層３３はトレンチ溝と側端面が揃うように配置されており、素子分離領域５１は半導体基板３１面より高い位置まで形成されており、かつ制御ゲート３５下の素子分離領域５２の位置は制御ゲート３５間の素子分離領域５１の位置より高く形成されている。 （もっと読む）

【課題】メモリ部とロジックとを含む半導体装置において、工程数を増大させることなく、ロジック部に高さが異なるゲート電極を含むトランジスタを形成できるようにする。
【解決手段】半導体装置は、メモリ部Ａとロジック部Ｂとを有する半導体領域１Ａ、１Ｂ、１Ｃと、半導体領域のメモリ部Ａにメモリゲート絶縁膜２を介して形成されたメモリゲート電極３１を有するメモリトランジスタ３０と、ロジック部Ｂの第１の領域Ｂ１に形成され、第１のゲート電極４１を有するｐ型トランジスタ４０と、ロジック部Ｂの第２の領域Ｂ２に形成され、第２のゲート電極５１を有するｎ型トランジスタ５０とを有している。メモリゲート電極３１は、第１電極４及び第２電極９を含み、第１のゲート電極４１は第１電極４及び第２電極９が電気的に接続され、第２のゲート電極５１は第２電極９からなり、第１の側壁絶縁膜１０の膜厚は、第２の側壁絶縁膜１１の膜厚よりも厚い。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法において、素子分離構造上の誘電体層に電荷が閉じ込められるトラップ現象を最小限に抑えてビット線間の干渉を防ぐようにする。
【解決手段】半導体基板１０１上のアクティブ領域にトンネル酸化層１０２と第１導電層１０３を形成し、フィールド領域には素子分離構造１０４を形成する。第１導電層１０３と素子分離構造１０４の表面に沿って誘電体層１０５を形成し、誘電体層１０５の表面に沿ってキャッピング層１０６ａを形成し、この上にハードマスク層１０７を形成する。そのハードマスク層をエッチングマスクとした第１エッチング工程で素子分離構造上のキャッピング層と誘電体層をエッチングしてホール１０８を形成する。第２エッチング工程ではハードマスク層を除去して誘電体層にアンダーカットを形成し、ホール１０８とアンダーカット１０９の構造上に第２導電層１０６ｂを形成する。 （もっと読む）

【課題】メモリセル領域のフローティングゲート電極間の干渉防止、特性のバラツキ抑制および耐圧低下の防止を図る構成を提供する。
【解決手段】シリコン基板１に形成した活性領域３上に第１のゲート絶縁膜５、多結晶シリコン膜６が順次形成され、フローティングゲート電極が設けられている。活性領域３を分離するＳＴＩ２は、内部に素子間分離絶縁膜４が埋め込まれている。その高さは、第１のゲート絶縁膜５よりも低い高さである。コントロールゲート電極ＣＧの多結晶シリコン９との間に設ける第２のゲート絶縁膜は、フローティングゲート電極の端面および活性領域３の上端部に第１の絶縁膜７と第２の絶縁膜８、フローティングゲート電極の上面に第２の絶縁膜８を形成する構成である。 （もっと読む）

【課題】電荷供給層と電荷蓄積層との間における絶縁膜を介しての電荷移動効率を向上させる半導体装置及びその製造方法を提供する。
【解決手段】表層部にチャネル形成領域を有する半導体層１０と、半導体層１０の上に設けられ、シリコンとゲルマニウムと酸素とを含む絶縁膜４と、絶縁膜４の上に設けられ、絶縁膜４を介して半導体層１０から供給される電荷を蓄積可能な電荷蓄積層５と、を備えている。 （もっと読む）

【課題】リセスされたチャネル領域を有する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の活性領域及び隣接する活性領域の間の複数の素子分離領域を含む基板を備える。このとき、前記活性領域のそれぞれは溝を有し、前記溝は、前記活性領域の上部面より低い底面を有する。 （もっと読む）

【課題】フラッシュメモリと他の半導体素子が混載される場合に、フラッシュメモリの不良率が上がることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、フラッシュメモリが形成される第１領域１ａ、及びトランジスタが形成される第２領域１ｂを具備する半導体基板１を準備する工程と、第２領域１ｂに位置する半導体基板１に不純物を導入する工程と、酸素雰囲気下で半導体基板１を熱処理することにより、不純物を熱拡散してトランジスタの低濃度不純物領域２６ａ，２６ｂを形成する工程と、第１領域１ａに位置する半導体基板１を熱酸化することによりトンネル絶縁膜１１を形成する工程とを具備する。 （もっと読む）

【課題】フラッシュメモリと他の半導体素子が混載される場合に、フラッシュメモリの不良率が上がることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、フラッシュメモリが形成される第１領域１ａ、及びトランジスタが形成される第２領域１ｂを具備する半導体基板１を準備する工程と、第２領域１ｂに位置する半導体基板１に不純物を導入する工程と、第１領域１ａに位置する半導体基板１上に保護膜３を形成する工程と、窒素雰囲気下で半導体基板１を熱処理することにより、不純物を熱拡散してトランジスタの低濃度不純物領域２６ａ，２６ｂを形成する工程と、保護膜３を除去する工程と、第１領域１ａに位置する半導体基板１を熱酸化することによりトンネル絶縁膜１１を形成する工程とを具備する。 （もっと読む）