【課題】オン電流が少ないトランジスタを含むメモリセルと積層方向に延びるビット線により、低い製造コストで高速動作を実現可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、例えば、記憶素子とその読み出し電流経路に挿入される第１のトランジスタとを含むメモリセルＭＣと、このメモリセルＭＣの一端に直接接続され、記憶素子の情報を伝送する第１のビット線ＬＢＬと、第２のトランジスタを含み第１のビット線ＬＢＬを介して伝送される記憶素子の情報を増幅する第１のアンプＬＳＡとを備えている。第１のアンプＬＳＡは基板Ｌ０に形成され、メモリセルＭＣは基板Ｌ０の上部の第１の層Ｌ１〜Ｌ８に形成され、第１のビット線ＬＢＬは積層方向に延びる配線構造を含んで形成される。第１のトランジスタのチャネル中のキャリアの移動度は、第２のトランジスタのチャネル中のキャリアの移動度よりも低い。 （もっと読む）

【課題】正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】
複数の素子分離絶縁膜は、半導体層中に形成され、第１方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第１方向と直交する第２方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。 （もっと読む）

【課題】高性能な不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１の方向に積み重ねられる第１及び第２のメモリセルＭＣを有し、第２の方向に延びるフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３と、フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の第２の方向の一端に接続され、第３の方向に延びる梁５とを備える。フィン型積層構造Ｆｉｎ０〜Ｆｉｎ３及び梁５は、それぞれ、第１の方向に積み重ねられる第１及び第２の半導体層２ａ，２ｂを備え、梁５は、第３の方向の一端に第１及び第２の半導体層２ａ，２ｂに対するコンタクト部を有し、かつ、梁５とフィン型積層構造Ｆｉｎ０〜Ｆｉｎ３の接続部からコンタクト部まで延びる低抵抗領域８を有する。 （もっと読む）

【課題】積層構造物の傾きまたは崩壊を防止するのに適する半導体装置及びその製造方法を提供する。
【解決手段】パイプゲート内に埋め込まれたパイプチャンネル及びパイプチャンネルと繋がれた一対のドレインサイドチャンネル、及びソースサイドチャンネルを含むチャンネルを含むメモリブロックと、隣合うメモリブロックの間に位置された第１スリットと、一対のソースサイドチャンネルとドレインサイドチャンネルの間に位置された第２スリットと、を含む。 （もっと読む）

【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２^Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。 （もっと読む）

【課題】エンハンスドモード（Enhanced Mode）で駆動される３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１パイプゲート、前記第１パイプゲート上に形成された第２パイプゲートおよび前記第１パイプゲートと前記第２パイプゲートとの間に介在され、第１層間絶縁膜を含むパイプゲートと、前記パイプゲート上に交互に積層された複数のワードラインおよび複数の第２層間絶縁膜と、前記パイプゲート内に埋め込まれたパイプチャンネルと、前記パイプチャンネルに連結されながら前記複数のワードラインおよび前記複数の第２層間絶縁膜を貫通する複数のメモリセルチャンネルと、を含むことを特徴とする３次元不揮発性メモリ素子。 （もっと読む）

【課題】半導体装置の構成材料の特性劣化を抑制しつつ、基板とゲート絶縁膜との界面の界面準位密度を効率的に低減することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法では、基板１００上に、ゲート絶縁膜１０２とゲート電極１０３とを含むトランジスタを形成する。さらに、基板１００上に１層の配線層１１０を形成する処理と、１層の配線層１１０を配線パターンに加工する処理を１回以上行うことにより、基板１００上に、１層以上の配線層１１３，１１５を含む配線構造を形成する。さらに、基板１００上に、１層以上の配線層１１３，１１５のうちの少なくとも１層の配線層１１０が配線パターンに加工された後に、基板１００上にマイクロ波を照射して基板１００のアニールを行う。 （もっと読む）

【課題】 ダイオードとトランジスタとを直列接続した半導体メモリにおいて、ダイオードからトランジスタにキャリアが入ることで、トランジスタの特性が劣化する課題がある。
【解決手段】 半導体記憶装置において、ダイオード（ＰＤ）中のキャリアを生成するダイオード半導体層（４０ｐ）と、トランジスタのチャネル層（８ｐ）との間に、当該キャリアを対消滅させる構造（６１ｐと６２ｐ等）を有する。 （もっと読む）

【課題】 不揮発記憶保持用途の電界効果トランジスタと、論理演算用途の電界効果トランジスタの製造工程を別々に設けることなく前記２用途の電界効果トランジスタを同一半導体基板上に同一構造に作製できるようにする。
【解決手段】 ゲート絶縁構造体12に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタで半導体集積回路のメモリ回路とロジック回路の両方を構成し、ゲート絶縁構造体に記憶保持材料を含むｎおよびｐチャネル型電界効果トランジスタのゲート-基板領域間に印加する電圧の大きさと印加タイミングを制御することによって、論理演算状態と記憶書込み状態と不揮発記憶保持状態を電気的に切り替える。 （もっと読む）

【課題】より安定した動作を実現する一括加工型３次元積層型の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、メモリ部ＭＵと、メモリ部に併設された非メモリ部ＰＵと、を備えた不揮発性半導体記憶装置が提供される。メモリ部は、積層された複数の電極膜６１と、複数の電極膜どうしの間に設けられた電極間絶縁膜６２と、を含む積層構造体ＭＬと、積層構造体と積層された選択ゲート電極ＳＧと、積層構造体及び選択ゲート電極を貫通する半導体ピラーＳＰと、電極膜と半導体ピラーとの間に設けられた記憶層４８と、を含む。非メモリ部は、複数の電極膜の少なくとも１つと同層の部分を含むダミー導電膜６５と、選択ゲート電極と同層のダミー選択ゲート電極ＳＧｄと、ダミー導電膜に接続されたコンタクト電極と、ダミー選択ゲート電極に接続されたコンタクト電極と、を含む。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】集積度及び信頼性を共に向上させた３次元半導体装置を提供する。
【解決手段】３次元半導体装置の配線構造が提供される。３次元半導体装置は３次元基板上に２次元的に配列された積層構造体、第１配線を含み、積層構造体の上部に配置される第１配線層及び第２配線を含み、第１配線層の上部に配置される第２配線層を含み、積層構造体各々は順次に積層された複数の下部ワードラインを含む下部構造体及び順次に積層された複数の上部ワードラインを含み、下部構造体の上部に配置される上部構造体を含み、第１配線各々は下部ワードラインの内の何れか１つに連結し、第２配線各々は上部ワードラインの内の何れか１つに連結する。 （もっと読む）

【課題】パターン不良を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】被加工膜上に、ラインアンドスペース部と前記ラインアンドスペース部の外側に形成された第一のパターンとを有する第二のパターンを形成し、側壁パターンを前記第二のパターンの側壁に形成し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と反対側の側壁に形成された側壁パターンを除去し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と対向する側の側壁に形成された側壁パターンに基づき、回路パターンを形成する。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】プログラムディスターバンスが効果的に遮断されて高いデータ信頼性を有する３次元半導体メモリー装置のチャンネルをプリチャージする方法を提供する。
【解決手段】本発明による半導体メモリー装置のプログラム方法は、複数のビットラインの中でプログラムビットラインに連結される少なくとも１つのインヒビットストリングのチャンネルと、インヒビットビットラインに連結されるインヒビットストリングの中で少なくとも何れか１つのチャンネルとを共通ソースラインに供給されるプリチャージ電圧に充電する段階と、ワードライン電圧を複数のセルストリングに供給してプリチャージされたチャンネルをブースティングさせる段階と、を有する。 （もっと読む）

集積回路の製造において導電線対を形成する方法は、基板上に受けられるダマシン材料にトレンチを形成することを含み、導電性材料３４ａ／３５ａが、そのダマシン材料を覆ってそしてトレンチ内へ蒸着されてそのトレンチを過充填する。その導電性材料は、少なくともダマシン材料へと戻すように除去されて、そのトレンチ内に残っている導電性材料の少なくともいくらかが残される。エッチングがトレンチ内で導電性材料を通って縦方向に処理されて、トレンチ内に少なくとも第１および第２の導電線の長さの大部分に沿って横断面図において互いにミラー像となる第１および第２の導電線が形成される。他の装いが考えられる。
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【課題】メモリセルにＭＯＮＯＳ構造が用いられる場合においても、メモリセル領域にバーズビークが形成されるのを防止しつつ、選択トランジスタのゲート絶縁膜の電界を緩和する。
【解決手段】メモリセルアレイ１にマトリクス状に配置されたメモリセルＭＣのチャージトラップ膜として、シリコン窒化膜を用いた上で、メモリセルＭＣとともにＮＡＮＤセルＭＳに含まれる選択トランジスタＳＧ１、ＳＧ２のゲート絶縁膜として、シリコン酸窒化膜を用いる。 （もっと読む）

【課題】半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化することを可能にするとともに、抵抗を可及的に低くすることを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａと、を備え、酸化膜がＴｉ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】高集積化され、動作速度が速い垂直ＮＡＮＤチャンネルとこれを含む不揮発性メモリー装置、及び垂直ＮＡＮＤメモリー装置を提供する。
【解決手段】本発明の不揮発性メモリー装置は、単一の上部選択ゲートライン又は単一の下部選択ゲートラインに電気的に結合された複数の直に隣接するオフセット垂直ＮＡＮＤチャンネルを有する。 （もっと読む）