本発明は、少なくとも一のビット・データを記憶するメモリーセル（１０）に関する。当該メモリーセルは、少なくとも二つの電気的接続（４０、１３０）と、少なくとも一のポテンシャル井戸（２００）を有するバンド曲線（ＥＬ）を伴う半導体構造（１１）で構成されている。供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を二つの電気的接続へ印加することによってポテンシャル井戸が電荷担体で帯電された状態が増大し、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）を印加することによって減少するほか、維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによってこの状態が維持されて、それぞれ帯電したポテンシャル井戸の状態がメモリーセルのビット・データ片を決定する。本発明によれば、この半導体構造が空間電荷ゾーン（Ｗｎ）を有しており、ポテンシャル井戸が半導体ヘテロ接合（８０）によって形成されている。この半導体ヘテロ接合と空間電荷ゾーンは、維持電圧が印加されている場合は空間電荷ゾーン内に、供給電圧が印加されている場合は空間電荷ゾーンの周縁もしくは外に、放電電圧が印加されている場合は空間電荷ゾーン内に、半導体ヘテロ接合が位置するように、空間的に相対的な配置がなされている。 （もっと読む）