【課題】ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法は、第１と第２のレジストパターン形成工程を含む。第１のレジストパターン形成工程では、コンタクトホール形成領域に、開口パターン１１１を有する第１のレジストパターン１１を形成する。第２のレジストパターン形成工程では、コンタクトホール形成領域の第１の領域Ｒ１に開口パターン１１２を有し、第２の領域Ｒ２に第３の開口パターン１１２を有する第２のレジストパターン１２を形成する。第２と第３の開口パターン１１２は、１本おきの活性領域３上に配列した形状を有するが、互いに異なる活性領域３上に形成される。そして、先に行う第１または第２のレジストパターン形成工程では、後のリソグラフィ処理で耐性を有するレジストの不溶化処理が行われる。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】不揮発性半導体記憶装置を構成するメモリセルの縮小化および高密度化を実現することにより、製品となる不揮発性半導体記憶装置のさらなる小型化を達成できる技術を提供する。
【解決手段】メモリセルＭＣ１とメモリセルＭＣ２の間に自己整合的にソース配線ＳＬを形成する。具体的には、メモリゲート電極ＭＧ１の側壁に形成されているサイドウォールＳＷと、メモリゲート電極ＭＧ２の側壁に形成されているサイドウォールＳＷの両方に自己整合的に接触するようにソース配線ＳＬを形成する。さらに、メモリゲート電極ＭＧ１、ＭＧ２、ＭＧだけでなく、コントロールゲート電極ＣＧ１、ＣＧ２、ＣＧもサイドウォール形状にする。 （もっと読む）

【課題】書込、読み出し、消去時間を改善した、トンネル障壁構造を有するメモリデバイスを提供する。
【解決手段】メモリデバイスは、制御電極９からトンネル障壁構造２を通り抜けて電荷を書き込むメモリノード１を有する。この蓄積された電荷はソース／ドレイン経路４の伝導性に影響を与え、この経路の伝導性をモニターすることによりデータが読み出せる。電荷障壁構造は多重トンネル障壁構造により構成される。この障壁構造は、メモリノードを形成するシリコンの多結晶層１を被覆する、厚さ３ｎｍのポリシリコン層１６と厚さ１ｎｍのＳｉ₃Ｎ₄層１５を交互に積層したものからなる。ショットキ障壁構造、および電気絶縁マトリクス内に分散された、メモリノードとして機能する伝導性のナノスケール伝導島３０，３６，４４を含む他の障壁構造２も開示されている。 （もっと読む）

【課題】不揮発性半導体メモリのソース拡散層とデジット拡散層との間の面積を小さくする
【解決手段】コントロールゲート（２）とフローティングゲート（５）とを有する複数のメモリセル（２１）と、前記複数のメモリセル（２１）の上層に配置され、デジット電位コンタクト（４）を介して前記メモリセル（２１）にデジット電位を供給するデジット線群（３）と、前記デジット線群（３）に平行に構成された電源線（１０）と、前記フローティングゲート（５）と同層に構成され、電源供給コンタクト（８）を介して前記電源線（１０）から供給される電源電位を前記複数のメモリセル（２１）の電源端（１１）に提供する導電部（１２）とを具備する半導体記憶装置を構成する。 （もっと読む）

【課題】 特性を安定にでき、製造コストが安価で、高集積化を行い易く、また、効果的に消費電力の低減を行うことができる電子装置とその製造方法を提供すること。
【解決手段】 電子装置は、絶縁体１０１の中に、金属で形成された第１領域１０２及び第２領域１０３と、この第１領域１０２と第２領域１０３で挟まれた第３領域１０４を備える。この第３領域は、第１及び第２領域１０２，１０３を形成する金属元素と同じ金属元素で形成されて、直径が２０ｎｍ以下の微粒子を有する。第１領域１０２及び第２領域１０３は、第３領域１０４よりも、金属濃度が高くて電気抵抗が小さい。第１領域１０２と第２領域１０３とに電圧が印加されて、第３領域１０４を単一の電荷がトンネルする。第１領域１０２と、第２領域１０３と、第３領域１０４とは、互いに同じ金属元素を含むので、互いの境界に形成される障壁を安定にできる。 （もっと読む）

【課題】スイッチング素子としてトランジスタ及びダイオードを含むハイブリッドタイプの不揮発性メモリ素子を提供する。
【解決手段】ソース、ドレイン及び制御ゲートを備えるトランジスタを備える。第１ストレージノードは、トランジスタにカップリングされ、電荷を保存できる。第１ワードラインは、トランジスタの制御ゲートに連結される。第１ビットラインは、トランジスタのドレインに連結される。ダイオードの一端は、トランジスタのソースに連結される。第２ストレージノードは、ダイオードの他端に連結され、抵抗変化を保存できる。第２ビットラインは、第２ストレージノードに連結される。そして第２ワードラインは、トランジスタのソースに連結される。 （もっと読む）

【課題】エンデュランスやディスターブ等の故障モードによって引き起こされる可能性のある重大な事故や損害を未然に防止するための手段が講じられた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルトランジスタＭＣに記憶されたデータの読み出しに用いる第１のセンスアンプ１０に加え、セル電流Icの状態を詳しく調べるために、第２，第３のセンスアンプ２０，３０を設ける。第２のセンスアンプ２０は、セル電流Icと第１の基準電流Iref1よりも大きい第２の基準電流Iref2とを比較する。また、第３のセンスアンプ３０では、第１の基準電流Ireｆ1よりも小さい第３の基準電流Iref3とを比較する。そして、各出力信号に基づいて、第１のセンスアンプ１０の出力信号の信頼度を判定する。その判定結果から、メモリセルトランジスタＭＣに故障モードが発生しているか否かを判定する。 （もっと読む）

不揮発に再構成可能な論理回路を構成する。スピンＭＯＳＦＥＴを用いたＣＭＯＳ構成による再構成可能な論理回路である。スピンＭＯＳＦＥＴであるＴｒ１、Ｔｒ２、Ｔｒ５、Ｔｒ８の磁化状態によりそれぞれのトランジスタの伝達特性を変化させることでＡＮＤ／ＯＲ／ＸＯＲ／ＮＡＮＤ／ＮＯＲ／ＸＮＯＲ／“１”／“０”の全２入力対称関数が再構成可能である。不揮発かつ少素子数で論理機能を構成できるため、チップ面積の縮小化が可能であり、高速・低消費電力動作が期待できる。
（もっと読む）

【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

本発明は、不揮発性メモリーセル、メモリーセルアレイおよび不揮発性メモリーセルの製造方法に関するものである。不揮発性メモリーセルは、チャネル領域として設計されたナノ素子を有する垂直電界効果トランジスタと、ナノ素子を少なくとも部分的に取り囲む、電荷蓄積層として、および、ゲート絶縁層としての電気絶縁層とを備えている。この電気絶縁層は、電気的な電荷担体をその内部に選択的に注入でき、または、その内部から除去できるように設計されており、電気絶縁層に注入された電気的な電荷担体によって、ナノ素子の導電性に特徴的に影響を及ぼすように設計されている。
（もっと読む）