【課題】酸化物半導体膜の水素濃度および酸素欠損を低減する。また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させる。
【解決手段】下地絶縁膜と下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜に重畳して設けられたゲート電極と、を有し、下地絶縁膜は、電子スピン共鳴にてｇ値が２．０１で信号を表し、酸化物半導体膜は、電子スピン共鳴にてｇ値が１．９３で信号を表さない半導体装置である。 （もっと読む）

【課題】チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。複数の浮遊ゲートは第１の方向及びこれに交差する第２の方向に分断されている。制御ゲートは第１の方向に対して交差する第２の方向に延びている。浮遊ゲートのフリンジ電界によって、第１の方向で隣り合う浮遊ゲート間の下のチャネル領域の表面に反転層が形成される。 （もっと読む）

【課題】優れた結晶性を有する酸化物半導体膜を作製する。
【解決手段】酸化物半導体の膜を形成するに際し、基板を第１の温度以上第２の温度未満に加熱しつつ、基板の、典型的な長さが１ｎｍ乃至１μｍの部分だけ、第２の温度以上の温度に加熱する。ここで、第１の温度とは、何らかの刺激があれば結晶化する温度であり、第２の温度とは、刺激がなくとも自発的に結晶化する温度である。また、典型的な長さとは、その部分の面積を円周率で除したものの平方根である。 （もっと読む）

【課題】トンネル絶縁膜にエッジ部があることによるトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】トンネル絶縁膜の上部であって、トンネル領域のエッジ部から離間した位置に、電荷受け渡し用電極を配置し、電荷受け渡し用電極とフローティングゲート電極とが、電気的に接続されるようにした。 （もっと読む）

【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。
【解決手段】チャネル半導体上にゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層され、フローティングゲート電極２２と制御ゲート電極２４は、トンネル誘電体膜２３側に曲率を有する尖端部２５，２６を有する。また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリにおいて、微細化にともなうソース領域およびドレイン領域の導通を回避できるようにする。
【解決手段】たとえば、ｐ型ウェル１２の少なくとも表面領域のボロン濃度が１Ｅ１５ｃｍ^-3以下となるように設定する。また、そのｐ型ウェル１２の表面部に、ソース領域およびドレイン領域を有さず、トンネル酸化膜２１を介して設けられた浮遊ゲートＦＧと、この浮遊ゲートＦＧ上に絶縁膜２２を介して設けられたワード線ＷＬとなる制御ゲートＣＧとを有するゲート電極を備える、複数のフラッシュメモリセルＭＣｎを設けてなる構成とされている。 （もっと読む）

【課題】ウエハの設置状態にかかわらず、ドレイン領域およびソース領域をゲート電極に対して対称に形成することにより、単一セルにおける電流の対称性を確保する。
【解決手段】
半導体基板上にゲート酸化膜を形成する。ゲート酸化膜上にゲート電極を形成する。半導体基板の表面のゲート電極を挟む位置にドレイン領域およびソース領域を形成する。ドレイン領域およびソース領域を形成する工程は、半導体基板をイオン注入装置の搭載ステージ上に載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第１のイオン注入工程と、搭載ステージの載置面内において、半導体基板を搭載ステージに対して１８０°回転させた向きに搭載ステージ上に再載置して、ゲート電極をマスクとして半導体基板の表面に不純物イオンを注入する第２のイオン注入工程と、を含む。 （もっと読む）

【課題】メモリセルを可及的に小さくできるとともにセル単位で書き込み消去が可能な不揮発性半導体メモリを提供する。
【解決手段】ＮＡＮＤ列であって、絶縁膜１１上の半導体領域と、ソース／ドレイン領域１４ａ、１４ｂと、チャネル領域１２と、電荷をトラップできる電荷トラップ膜２０と、磁化の向きが固定された第１のハーフメタル強磁性金属からなるソース／ドレイン電極４０_１とを有し、各電荷トラップ膜上に設けられ、第２のハーフメタル強磁性金属からなるゲート電極３０_ａ１、３０_ａ２であって、前記ゲート電極は、磁化の向きが前記ソース／ドレイン電極の磁化の向きに略平行な第１の領域と、磁化の向きが略反平行な第２領域から構成され、前記第１の領域が、前記ゲート電極に電流を印加することにより、前記電荷トラップ膜上から前記絶縁膜上へ、及び前記絶縁膜上から前記電荷トラップ膜上へと、可逆的に移動可能となっているゲート電極と、を備える。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１の主面ｓ１上に順に形成したメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を覆うようにして、第１保護膜ｐｔ１を形成する。その後、メモリゲート電極ＭＧ１の側方下部の主面ｓ１にイオン注入ｄｐ０１を施してｎ型イオン注入領域ｎ１を形成する。続いて、熱処理によってｎ型イオン注入領域ｎ１を拡散および活性化させることで、ｎ型メモリエクステンション領域を形成する。イオン注入ｄｐ０１では、メモリゲート電極ＭＧ１およびその側壁に形成した第１保護膜ｐｔ１がイオン注入マスクとなり、メモリゲート電極ＭＧ１から、第１保護膜ｐｔ１の厚さ分だけ離れた位置に、ｎ型イオン注入領域ｎ１を形成する。 （もっと読む）

【課題】高集積化することができるチャージトラップ型フラッシュ構造の半導体記憶装置を提供する。
【解決手段】半導体記憶装置７０には、半導体基板１の第１主面（表面）にゲート絶縁膜２、電荷蓄積膜３、高誘電率絶縁膜４、ゲート電極膜５、及び絶縁膜６が積層形成される。高誘電率絶縁膜４は、底部が上部より広い台形形状を有する。ゲート電極膜５及び絶縁膜６は、高誘電率絶縁膜４の底部端よりも内側に形成される。メモリセルトランジスタＭＴＲのゲート長とメモリセルトランジスタＭＴＲのゲート間は６０ｎｍ以下に形成される。メモリセルトランジスタＭＴＲのゲート間にはソース或いはドレインが設けられず、メモリセルトランジスタＭＴＲの書き込み動作及び読み出し動作時では、発生する反転層３１がソース或いはドレインの代わりをする。 （もっと読む）

【課題】メモリセルの微細化を図ること。
【解決手段】本発明は、半導体基板１０上に電荷蓄積層１４、第１導電層２０、及びパターン化した第１マスク層２２を順次形成する工程と、第１マスク層間の中央部に開口部３０を有するように、第１マスク層の側壁に第２マスク層２８を形成する工程と、開口部に第２導電層３２を形成する工程と、第２導電層の表面に第３マスク層３４を形成する工程と、第２マスク層と第３マスク層とをマスクにエッチングを行い、第１溝部３６を形成し、第１溝部間に第１導電層からなるゲート電極３８を形成する工程と、半導体基板内に第１溝部で画定される拡散領域４０を形成する工程と、第１溝部に第１絶縁膜４２を形成し、第２マスク層と第１絶縁膜とをマスクにエッチングを行い、第２溝部４４を形成し、第２溝部により電荷蓄積層を分離させる工程と、第２溝部に第２絶縁膜を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】大容量化、低電圧化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体基板１の表面層のチャネル領域４の両側に、ソース２及びドレイン３が形成されている。半導体基板１のチャネル領域４上に、トンネル絶縁膜５が形成されている。トンネル絶縁膜５の上に、フローティングゲート電極６が、ソース２及びドレイン３のいずれにも重ならないように配置されている。フローティングゲート電極６を覆うように、チャネル領域４の上方にゲート絶縁膜７が形成されている。ゲート絶縁膜７の上に、ソース２及びドレイン３に接するかまたは部分的に重なるようにコントロールゲート電極８が配置されている。フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。 （もっと読む）

【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。
【解決手段】溝２４を有するＰ型半導体基板２と、Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ⁻拡散層４４Ｓ、Ｎ^＋拡散層４２Ｓ、ドレイン側Ｎ⁻拡散層４４Ｄ、Ｎ^＋拡散層４２Ｄと、溝２４の側壁部、底部、Ｎ⁻拡散層４４Ｓ、４４Ｄ、Ｎ^＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、溝２４を埋め込むようゲート酸化膜１２の表面に形成され、溝２４が連続する方向に格子状に形成されたゲート電極１４と、溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ⁻拡散層４４Ｓ、４４Ｄと対向する領域に形成され、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜８と、ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備える半導体記憶装置。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】注入効率が高いソースサイドインジェクションによる電荷注入が可能で、標準的なＣＭＯＳプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置を提供する。
【解決手段】第２不純物拡散領域７と第３不純物拡散領域８と第２ゲート電極１４を有する選択トランジスタ２と、第１不純物拡散領域６と第３不純物拡散領域８と第１ゲート電極１３を有するメモリトランジスタ３と、第４不純物拡散領域９に形成された第５不純物拡散領域１０と第３ゲート電極１７を有するＭＯＳキャパシタ４を備え、第１ゲート電極１３と第３ゲート電極１７を電気的に接続してフローティングゲートＦＧとし、第４不純物拡散領域９と第５不純物拡散領域１０を制御ゲートＣＧとし、第２ゲート電極１４を選択ゲートとしてメモリセル１を構成し、第３不純物拡散領域８の不純物密度を第１及び第２不純物拡散領域６、７より低く５×１０^１２ｉｏｎｓ／ｃｍ^２以下に設定する。 （もっと読む）

【課題】オフリーク電流が少なく、且つ良好なデータ書き込み特性を有するセルトランジ
スタを備えた半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介し
て形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介
して形成され、ソース領域側に歪んだ形状を有する第２ゲート電極１７と、第２ゲート電
極１７上に形成され、ソース領域側がドレイン領域側より第２ゲート電極１７側に厚いシ
リサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の
側壁に形成された酸化膜２１と、第１ゲート電極１３からオフセットしたソース不純物拡
散層１９と、第１ゲート電極１３にオーバラップしたドレイン不純物拡散層２０と、を具
備する。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ安定した動作で、不揮発な再構成可能論理回路を構築することが可能なスピンＭＯＳＦＥＴを備えた半導体装置を提供することを可能にする。
【解決手段】半導体基板と、半導体基板に離間して形成された第１ソース領域１２および第１ドレイン領域１４と、第１ソース領域と第１ドレイン領域との間に設けられる第１チャネル領域と、第１チャネル領域上に形成された第１ゲート絶縁膜と、ゲート絶縁膜上に形成された第１ゲート電極１８と、第１ソース領域上に形成され第１方向に磁化容易軸を有する強磁性層を含む第１ソース電極Ｍ_ｓ１と、第１ドレイン領域上に形成され第１方向に対して０度より大きく１８０度未満の角度をなす第２方向に磁化した強磁性層を含む第１ドレイン電極Ｍ_ｄ１と、第１ドレイン領域上に第１ドレイン電極と離間して形成され第２方向と略反平行な方向に磁化した強磁性層を含む第２ドレイン電極Ｍ_ｄ２と、を備えている。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）