【課題】データの劣化を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルは、半導体層、電荷蓄積層、及び導電層を備える。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と電荷蓄積層を挟むよう設けられ、メモリセルのゲートとして機能する。制御回路は、第１プログラム動作の後、第２プログラム動作を実行する。第１プログラム動作は、メモリセルのボディに第１電圧を印加し且つメモリセルのゲートに第１電圧よりも大きい第２電圧を印加することによりメモリセルの閾値電圧を正方向に移動させる動作である。第２プログラム動作は、メモリセルのボディをフローティングにし且つメモリセルのゲートに正の第３電圧を印加する動作である。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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【課題】 メモリセルブロック単位での消去処理において、消去処理にかかる制御を複雑化することなく、各メモリセルブロックを電気的に絶縁するための境界領域を設けずにチップ面積をおさえることができる不揮発性半導体記憶装置を提供する。
【解決手段】 第１導電型の半導体基板に形成された第２導電型のウェル領域内に、メモリセルを行及び列方向にマトリクス状に配列し、同一行にあるメモリセルの制御ゲートを夫々共通のワード線に接続してなるメモリセルアレイが形成され、メモリセルアレイを複数のワード線を含んで構成される複数のメモリセルブロックに分割し、メモリセルブロック単位で消去処理を行なう不揮発性半導体記憶装置であって、ウェル領域に消去用正電圧を、消去対象ブロック内の全てのワード線に同じ消去用負電圧を、消去対象ブロックを除くメモリセルブロックに含まれる全てのメモリセルの制御ゲートに消去用正電圧を印加して消去処理を行なう。 （もっと読む）

本発明は、少なくとも一のビット・データを記憶するメモリーセル（１０）に関する。当該メモリーセルは、少なくとも二つの電気的接続（４０、１３０）と、少なくとも一のポテンシャル井戸（２００）を有するバンド曲線（ＥＬ）を伴う半導体構造（１１）で構成されている。供給電圧（Ｕｓ＝Ｕｓｐｅｉｓ）を二つの電気的接続へ印加することによってポテンシャル井戸が電荷担体で帯電された状態が増大し、放電電圧（Ｕｓ＝Ｕｓｐｅｒｒ）を印加することによって減少するほか、維持電圧（Ｕｓ＝Ｕｂｅｉ）を印加することによってこの状態が維持されて、それぞれ帯電したポテンシャル井戸の状態がメモリーセルのビット・データ片を決定する。本発明によれば、この半導体構造が空間電荷ゾーン（Ｗｎ）を有しており、ポテンシャル井戸が半導体ヘテロ接合（８０）によって形成されている。この半導体ヘテロ接合と空間電荷ゾーンは、維持電圧が印加されている場合は空間電荷ゾーン内に、供給電圧が印加されている場合は空間電荷ゾーンの周縁もしくは外に、放電電圧が印加されている場合は空間電荷ゾーン内に、半導体ヘテロ接合が位置するように、空間的に相対的な配置がなされている。 （もっと読む）

【課題】初期化動作の時間を大幅に低減し、不揮発性半導体メモリの高速化を実現する。
【解決手段】不揮発性半導体メモリ２のメモリアレイＭＡは、データが格納されるデータ格納領域、プログラムが格納されるプログラム格納領域、およびプログラム格納領域のアドレス変換テーブルが格納されるテーブルブロックからなる。記憶装置１のパワーオンリセットにおいて、プログラム格納領域が設定されている場合には、テーブルブロックのアドレス変換テーブルを読み出し、レディ状態となり、プログラム格納領域ＰＳＡのリードが可能となる。その後、データ格納領域のイニシャライズ動作を行うことで、該データ格納領域のアドレス変換テーブルが生成され、データ格納領域のアクセスが可能となる。 （もっと読む）

プログラマブルロジックアレイに用いるために適した不揮発性プログラマブルメモリセルは、第２導電型の揮発性ＭＯＳトランジスタ２４と直列に、第１導電型の不揮発性ＭＯＳトランジスタ２２を具備する。不揮発性ＭＯＳトランジスタ２２は、フラッシュトランジスタのようなフローティングゲートトランジスタであるか、又はフローティング電荷トラッピングＳＯＮＯＳ、ＭＯＮＯＳトランジスタ、若しくはナノ結晶トランジスタのような別のタイプの不揮発性トランジスタであってもよい。揮発性ＭＯＳトランジスタ、インバータ、又はバッファ２６は、そのゲート又は入力を、不揮発性ＭＯＳトランジスタ２２と揮発性ＭＯＳトランジスタ２４との間のコモン接続点に接続することによって駆動される。
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【課題】読み出し動作信頼性を向上できる不揮発性半導体記憶装置及びその制御方法を提供すること。
【解決手段】不揮発性半導体記憶装置は、フローティングゲートを有する第１メモリセルがマトリクス状に配置された第１セルアレイと、フローティングゲートを有する第２メモリセルを複数含む第２セルアレイと、第１メモリセルのドレインに接続された第１ビット線と、第２メモリセルのドレインに接続された第２ビット線と、第１ビット線をプリチャージする第１プリチャージ回路と、第１メモリセルから読み出したデータを増幅するセンスアンプと、読み出し動作時において第２ビット線のプリチャージ及びディスチャージを行い、該第２ビット線のプリチャージ及びディスチャージに要した時間に基づいて、第１プリチャージ回路及びセンスアンプを制御する読み出し制御回路とを具備する。 （もっと読む）

本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
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