【課題】半導体装置の特性の均一化を図る。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。 （もっと読む）

【課題】種々の回路ブロックを単一の集積回路（ＩＣ）に集約するために、不揮発性メモリーブロックをロジック機能ブロックにまとめる。
【解決手段】結合素子と第一のセレクトトランジスターを有している。結合素子は第一の伝導領域において形成されている。第一のセレクトトランジスターは、第一の浮遊ゲートトランジスターおよび第二のセレクトトランジスターに直列的に接続されており、それらは全て第二の伝導領域に形成されている。結合素子の電極および第一の浮遊ゲートトランジスターのゲートは、モノリシックに形成された浮遊ゲートである。第二の伝導領域は第一の伝導領域と第三の伝導領域の間に形成され、第一の伝導領域、第二の伝導領域、および第三の伝導領域は、ウェルである。 （もっと読む）

【課題】歩留まりや信頼性の低下を招くことなく、隣接セルのフローティング・ゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティング・ゲートの電位を制御することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜１２を介して形成されたゲート電極部と、ゲート電極部の上方に前記ゲート電極部と一体形成されたキャパシタ電極部と含むフローティング・ゲート１３と、キャパシタ電極部の側面を囲むように第１の絶縁膜１２を介して形成されたコントロールゲート１０となる第１の電極と、を有する。 （もっと読む）

【課題】クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法等を提供する。
【解決手段】メモリの複数のメモリセルの夫々は、ウェルと、ソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。メモリセルはマトリクス状である。同じ列ドレイン領域は同じビットラインへ接続し、同じ行ゲートは同じワードラインへ接続し、同じ列ソース領域は同じソースラインへ接続する。メモリは、いずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加し、そのメモリセルへ電気的に接続されたビットラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第２の電圧を印加し、そのメモリセルへ電気的に接続されたソースラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第３の電圧を印加し、複数のメモリセルへ基板電圧を印加することによって、プログラミングされる。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。
【解決手段】基板上に、第１積層体及び第２積層体を形成する工程と、第１積層体及び第２積層体を貫通する貫通孔を形成する工程と、貫通孔の第１部分の側壁にメモリ膜を形成し、貫通孔の第２部分及び第３部分の側壁にゲート絶縁膜を形成し、メモリ膜及びゲート絶縁膜の内側にチャネルボディを形成する工程と、チャネルボディの内側に酸化シリコンを含む第３絶縁層を形成し、第２部分と第３部分との境界部分を第３絶縁層により閉塞する工程と、第３部分の内側にシリコンを含む第１埋め込み部を形成する工程と、第１埋め込み部の一部と第３絶縁層の一部とを除去してチャネルボディを露出させる工程と、第３部分の内側における第１埋め込み部の上に、第１埋め込み部よりも不純物濃度が高いシリコンを含む第２埋め込み部を埋め込む工程と、を備える。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】ＳＯＩ構造のフラッシュメモリーの提供
【解決手段】
半導体基板１上にシリコン窒化膜２及びシリコン酸化膜３が選択的に設けられ、シリコン酸化膜３上には、選択的に横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接して横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜４により絶縁分離されている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜１０を介して包囲型フローティングゲート電極１１が設けられ、包囲型フローティングゲート電極１１の周囲には第２のゲート酸化膜１２を介して包囲型コントロールゲート電極１３（ワード線）が設けられ、Ｓｉ層５には概略ソースドレイン領域９が設けられている２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタより構成したフラッシュメモリー。 （もっと読む）

【課題】製造コストの低減に対して有利な情報処理装置及び半導体記憶装置を提供する。
【解決手段】実施形態によれば、ホスト装置と、前記ホスト装置にバスを介して接続された半導体記憶装置とを備える情報処理装置であって、前記ホスト装置は、メインメモリを備え、前記半導体記憶装置は、第１の論物変換テーブル及びデータを格納する不揮発性半導体メモリと、前記第１の論物変換テーブルの一部である第２の論物変換テーブルを格納する記憶部と、前記第２の論物変換テーブルを参照し前記不揮発性半導体メモリにアクセスする制御部とを備え、前記第１の論物変換テーブルの少なくとも一部が前記メインメモリ上にコピーされ、前記第２の論物変換テーブルに前記制御部がアクセスする論理アドレス又は物理アドレスが登録されていない場合、前記メインメモリ上の第３の論物変換テーブルの一部が前記第２の論物変換テーブルにコピーされる。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】デュアル機能を有する不揮発性半導体メモリセルは、基板、第１ゲート、第２ゲート、第３ゲート、電荷蓄積層、第１拡散領域、第２拡散領域及び第３拡散領域を有する。
【解決手段】第２ゲート及び第３ゲートは、デュアル機能のワンタイムプログラミング機能に対応する第１電圧及びデュアル機能のマルチタイムプログラミング機能に対応する第２電圧を受けるために用いられる。第１拡散領域は、ワンタイムプログラミング機能に対応する第３電圧及びマルチタイムプログラミング機能に対応する第４電圧を受けるために用いられる。第２拡散領域は、マルチタイムプログラミング機能に対応する第５電圧を受けるために用いられる。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、槽内に水を導入して、槽内から希フッ酸を排出する工程と、槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、槽内に、Ｈ_２Ｏ_２と、上記水よりも温度の高い温水とを導入する工程とを有する。 （もっと読む）

【課題】微細化による信頼性低下が小さい半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備えたＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、不揮発性メモリセルの互いのソース領域及びドレイン領域を共有し、不揮発性メモリセルが直列接続されている。不揮発性メモリセルのソース領域及びドレイン領域は、シリサイドを用いて形成される。 （もっと読む）

【課題】高い信頼性で書き込み・消去・読み出しが可能な低コストの半導体不揮発性記憶装置およびその製造方法を提供する。
【解決手段】実施形態の半導体不揮発性記憶装置は、基体Ｓと、第１の電極２と、機能膜１０と、第２の電極５０と、を持つ。前記第１の電極２は、前記基体Ｓ上に設けられる。前記機能膜１０は、前記第１の電極２上に成膜されて記憶媒体をなす。前記第２の電極５０は、上面に凸の曲面を有するように、前記機能膜１０上または前記機能膜１０内に設けられる。 （もっと読む）

【課題】従来は、外部機器側で情報の書き込みが正常に成されたか否かを判断していた。また、半導体装置ないに大掛かりな回路を構成しなければ、正しく書き込みを判断できなかった。
【解決手段】外部機器から入力される書込パルスのうち、そのパルス長で、搭載する不揮発性記憶手段に情報が正しく書き込まれたか否かの判定を行なう判断手段を設けた。判断手段は、書込パルスのパルス長が所定の範囲にあるか否かや、書込パルスの到来と同時に時間を計測する計時手段などを用いることで、パルス長が正しいか否かを判定する。これにより、簡便な構成で、正しい情報の書き込みを判断できる。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】大容量ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｈｉｐに、プロセスコストが殆ど無く、ＳＲＡＭに比べセル面積が小さいＤＲＡＭメモリを混載し、ＣＨＩＰコストをおさえつつ、ＮＡＮＤのシステム性能を向上させることを可能とする複合メモリを提供すること。
【解決手段】第１絶縁膜と、第１Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第２絶縁膜と、第１ゲート電極からなる第１メモリセルと、第３絶縁膜と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと、第４絶縁膜と、第２ゲート電極と、第２Ｆｌｏａｔｉｎｇ Ｇａｔｅと第４ゲート電極を接続する第１コンタクトからなる第１選択トランジスタと、第１メモリセルが直列に複数接続され、ビット線に接続され、第１選択トランジスタを介してソース線に接続されたもので第１セルブロックを構成し、これを複数配列する不揮発性メモリにおいて、面積Ｓ１が、面積Ｓ２に比べて大きい。 （もっと読む）

【課題】リーク電流の発生を防止でき、微細化に対して有利な半導体装置およびその製造方法を提供する。
【解決手段】実施形態によれば、半導体装置は、素子分離膜により分離される素子領域を有する半導体基板３１と、前記素子領域上にゲート絶縁膜を介して設けられる第１導電層ＦＧと、前記第１導電層および前記素子分離膜上に設けられ、前記第１導電層上に開口を有するゲート間絶縁膜ＩＰＤと、前記ゲート間絶縁膜を介して、前記素子領域上および前記素子分離膜上にわたって配置される第２導電層ＣＧ１と、前記第１導電層上に設けられ、周囲の溝により前記第２導電層と電気的に分離され、前記ゲート間絶縁膜の前記開口を介して前記第１導電層と接続される第３導電層ＣＧ２と、前記第１導電層を挟むように、前記素子領域中に隔離して設けられるソースまたはドレイン拡散層３８とを具備する。 （もっと読む）

【課題】実施形態によれば、他の特性を損ねずにセル間の電荷の移動を抑制することができる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、積層体と、第１の絶縁膜と、電荷蓄積膜と、第２の絶縁膜と、チャネルボディとを備えている。積層体は、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する。第１の絶縁膜は積層体を貫通して形成されたホールの側壁に設けられている。電荷蓄積膜はホール内における第１の絶縁膜の内側に設けられている。電荷蓄積膜は、電極層に対向する部分で電極層に向かって突出し、他の部分よりも膜厚が厚い凸部を有する。第２の絶縁膜は電荷蓄積膜の内側に設けられている。チャネルボディは第２の絶縁膜の内側に設けられている。 （もっと読む）