【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを実施し、更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止する。
【解決手段】半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、動作モードに応じて第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第１スイッチ回路をＯＮする。ユーザモードにおいて、制御回路は、第１スイッチ回路をＯＦＦする。 （もっと読む）

【課題】トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、見かけ上のチャネル長に対してチャネル長を長くする方法は、溝を掘るためにフォトリソグラフィ工程を余分に行う必要があり、コストや歩留まりの観点で問題があった。
【解決手段】ゲート電極または絶縁表面を有する構造物を利用し、三次元形状のチャネル領域を形成することにより、チャネル長が、上面から見たチャネル長に対して３倍以上、好ましくは５倍以上、さらに好ましくは１０倍以上の長さとする。 （もっと読む）

【課題】トランジスタのしきい値電圧を最適な値に保持可能な半導体回路を提供すること。またトランジスタのしきい値電圧を制御可能な半導体回路、及びその駆動方法を提供すること。また上記半導体回路を適用した記憶装置、表示装置、及び電子機器を提供すること。
【解決手段】被制御トランジスタのバックゲートに接続されるノードに、ダイオードと第１の容量素子を設け、トランジスタのしきい値電圧が最適になるように所望の電圧を印加可能で且つその電圧を保持することができる構成とし、さらにダイオードに並列に接続された第２の容量素子を設け、当該ノードの電圧を一時的に変化させられる構成とすればよい。 （もっと読む）

【課題】製造中に、プロセスに関連する帯電からフラッシュメモリのワード線およびメモリセルを保護するための方法と構造とを与える。
【解決手段】ドープされたポリシリコンのワード線１１０ａの端部にドープされていないポリシリコン１１０ｂが形成され、抵抗１１０ｂが生成される。これを通じて、プロセスにより生じる電荷が、基板に結合された、ドープされたポリシリコン放電構造１１０ｃへ放電される。ワード線抵抗１１０ｂ、および、放電構造１１０ｃは、単一のパターニングされたポリシリコン構造として形成される。ワード線１１０ａおよび放電部分１１０ｃは導電性になるように選択的にドープされ、また、抵抗部分１１０ｂは、製造後に通常のセル動作が可能なほどに十分高い抵抗が与えられる一方で、製造中にプロセスに関連する電荷に対しては放電路を供給するように、実質的にドープされない。 （もっと読む）

【課題】ＦＥＯＬにおいても半導体装置のチャージングを効果的に抑制できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に、被保護素子のゲート絶縁膜となる第１の絶縁膜１２２を形成する工程（ａ）と、保護素子部３０２において第１の絶縁膜１２２の少なくとも一部を除去する工程（ｂ）と、工程（ｂ）よりも後に、被保護素子部３０１において第１の絶縁膜１２２の表面を窒化する工程（ｃ）と、工程（ｃ）よりも後に、被保護素子部３０１及び保護素子部３０２の上に跨るように導電膜を選択的に形成することにより、互いに接続された被保護素子のゲート電極１４１及び保護素子の電極１４２を形成する工程（ｄ）とを備えている。 （もっと読む）

【課題】電磁波又は光が照射されても広義のリーク電流が増大せず、書き込み状態及び消去状態の安定した判別を可能とする。
【解決手段】電磁波シールド性能及び遮光性能を持つ層３０及び３１のどちらにも半導体層６０の領域面積よりも大きい領域面積を持たせ、且つこの層３０及び３１を、半導体層６０の上下を挟み込むように設けることで、電磁波及び光が半導体層６０に侵入することを防ぐことができる。この結果、広義のリーク電流が格段に低減され、書き込み状態及び消去状態の判別を安定して行うことができる。 （もっと読む）

【課題】チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭ１１、Ｍ１２・・・と、トランジスターＴＮとを含む。不揮発性メモリーセルＭ１１、Ｍ１２・・・のワード線ＷＳ１とトランジスターＴＮのゲート電極ＧＴとは、共通の導電配線ＰＬにより形成される。導電配線ＰＬには、ワード線ＷＳ１及びゲート電極ＧＴに電圧を供給するためのコンタクトＣＮＡが形成される。平面視において、コンタクトＣＮＡと不揮発性メモリーセルＭ１１、Ｍ１２・・・との間の導電配線ＰＬの経路において、トランジスターＴＮのチャネル領域が形成される。 （もっと読む）

【課題】ロジック回路を増やすことなく、第三者がメモリセルにアクセスできずかつ必要な場合にはいつでもアクセス可能なメモリセルを有する記憶装置を提供する。
【解決手段】本実施形態は、第１のメモリセルと、第２のメモリセルと、を有し、第２のメモリセルに設けられた第２のトランジスタの第２のチャネルが酸化物半導体膜からなる記憶装置であって、第２のメモリセルからのデータの読み出しは第２のトランジスタに紫外線を照射している時に行われる記憶装置によって解決する。 （もっと読む）

【課題】メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。
【解決手段】半導体基板１上で素子分離用絶縁膜２ａ、２ｂによって素子分離された複数の第１の素子１０が形成された第１の領域４と、半導体基板１上で第１の領域４に隣接して配されるとともに、素子分離用絶縁膜２ｂ、２ｃによって素子分離された複数の第２の素子２０が形成され、第２の素子２０の高さが第１の素子１０の高さよりも低い第２の領域５と、第２の領域５にある素子分離用絶縁膜２ｂ、２ｃの少なくとも一部の領域上に配設されたダミー絶縁膜６ｃ、６ｄと、第１の領域４及び第２の領域５にわたって形成された層間絶縁膜７と、を備える。 （もっと読む）

【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。 （もっと読む）

【課題】絶縁破壊に至らない微量の電荷の蓄積を抑制した半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成された半導体素子１及び保護ダイオード２を備えている。半導体基板１１の上には、半導体素子１及び保護ダイオード２を覆うように第１の層間絶縁膜２２が形成されている。第１の層間絶縁膜２２には、半導体素子１と電気的に接続された第１のプラグ２５と、保護ダイオード２と電気的に接続された第２のプラグ２３、２４とが形成されている。第２のプラグ２３、２４の上面の面積は、第１のプラグ２５の上面の面積よりも大きい。 （もっと読む）

【課題】製造工程完了後にメモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することを可能とした半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第１の保護トランジスタ４１と、第２の保護トランジスタ４２とを備えている。第１の保護トランジスタ４１は、第２導電型の深いウェル１５の上部に形成された第１導電型の第１のウェル５１に形成されている。第２の保護トランジスタ４２は第２導電型の第２のウェル５２に形成されている。第２のソース・ドレイン拡散層２１Ｂは、第３のソース・ドレイン拡散層２２Ａと電気的に接続され且つ第１のウェル５１と同電位である。第４のソース・ドレイン拡散層２２Ｂは、第２の拡散層２７と電気的に接続され且つ第２のウェル５２及び第２の拡散層２７と同電位である。 （もっと読む）

【課題】ＦＥＯＬ段階から製造工程中チャージアップに対して被保護素子を保護する。
【解決手段】半導体装置は、第１導電型半導体基板１の上部に、互いに隣接するように形成された第１導電型ウェル５ｂ及び第２導電型ウェル４ｂと、第２導電型ウェル４ｂの表面部に、互いに離間して形成された第１導電型拡散層１１ｂ及び第２導電型拡散層１４ｂと、第２導電型ウェル４ｂ上に形成され、第１導電型拡散層１１ｂを露出する開口部１０を有する絶縁膜９と、第２導電型拡散層１４ｂ上及び第１導電型ウェル５ｂの一部上を連続して覆うＯＮＯ膜８と、開口部１０上を含む絶縁膜９上に形成され、被保護素子及び第１導電型拡散層１１ｂと電気的に接続された導電膜１２とを備える。第２導電型拡散層１４ｂは、第１導電型ウェル５ｂの表面部にまで延伸している。ＯＮＯ膜８における第１導電型ウェル５ｂ上に位置する領域上に、基板表面電位制御電極１２ａが形成されている。 （もっと読む）

【課題】ＦＥＯＬレベルから正負とも低電圧の範囲で拡散工程中のチャージアップから被保護素子を保護し、且つ、拡散工程完了後は被保護素子の駆動に必要な正負両極性の高電圧を被保護素子に印加することが可能な半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成され、被保護素子電極２２を有する被保護素子２１と、半導体基板１１と電気的に接続された基板接続電極４２を有する基板接続部４１と、被保護素子電極２２と基板接続電極４２との間に形成されたヒューズ素子電極３２を有するヒューズ素子部３１とを備えている。ヒューズ素子電極３２は、所定の電流を流すことにより切断可能に形成され、ヒューズ素子電極３２が切断されていない状態において、被保護素子電極２２、基板接続電極４２及びヒューズ素子電極３２は、一体に形成された導電膜１５からなる。 （もっと読む）

【課題】ＦＥＯＬプロセスにおける拡散工程中のチャージアップから正負とも低電圧の範囲からメモリ素子を保護し、且つ製造工程完了後は、メモリ素子の駆動に必要な正負両極性の高電圧をメモリ素子に印加することが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１に形成された被保護素子と、第２導電型ウェル１４に形成された第１の保護トランジスタ４１と、第１導電型ウェル１３に形成された第２の保護トランジスタ４２とを備えている。第２の保護トランジスタ４２の第４のソース・ドレイン拡散層２２Ｂは第２の拡散層２７と接し、第３のソース・ドレイン拡散層２２Ａは、第２導電型ウェル１４において第１の保護トランジスタ４１の第２のソース・ドレイン拡散層２１Ｂと接している。第１の保護トランジスタ４１の第１のソース・ドレイン拡散層２１Ａは、被保護素子電極３２と接する第１の拡散層２６と接している。 （もっと読む）

【課題】不純物導入工程の回数を少なくすることにより、生産効率の向上を図った半導体装置の製造方法を提供する。
【解決手段】トンネル拡散層２４を有する不揮発性メモリセルと、ドレイン領域のチャネル部側に前記ドレイン領域よりも低不純物濃度の低濃度層を有するＭＯＳトランジスタと、静電破壊対策トランジスタとを、共通の半導体基板１上に備える半導体装置が製造される。この製造方法は、半導体基板１において不揮発性メモリセル用領域２０Ｒおよび静電破壊対策トランジスタ用領域１０Ｒに第１濃度で不純物を選択的に導入することによって、トンネル拡散層２４を形成し、同時に静電破壊対策トランジスタのソース領域１１およびドレイン領域１２を形成する工程を含む。 （もっと読む）

【課題】動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を提供する。
【解決手段】保護回路は、半導体基板上に設けられ、配線を有する半導体装置の製造工程中に、配線に流入する電荷から前記半導体装置を保護する。保護回路は、配線に接続された第１の金属配線１２と、配線に互いに並列に接続された順方向ダイオード２０２および逆方向ダイオード２０３と、ドレインが順方向ダイオード２０２の出力部に、ソースが半導体基板１に、ゲートが上層の金属配線を介して接地にそれぞれ接続されたＮＭＩＳ２０４と、ドレインが逆方向ダイオード２０３の入力部に、ソースが半導体基板１に接続されたＰＭＩＳ２０５と、ＮＭＩＳ２０４のゲートに接続された第１のアンテナ２０６と、ＰＭＩＳ２０５のゲートに接続された第２のアンテナ２０７とを備える。 （もっと読む）

【課題】半導体装置のコスト低減を図ることができる技術を提供する。また、メモリセルと高耐圧ＭＩＳＦＥＴのそれぞれの特性に合うウェルを形成することができる技術を提供する。
【解決手段】メモリセル形成領域Ｍ１〜Ｍ３および低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、高耐圧ＭＩＳＦＥＴ形成領域Ｋを露出するレジストパターン２５を形成する。そして、このレジストパターン２５をマスクにして、高耐圧ＭＩＳＦＥＴ形成領域Ｋにｐ型ウェル２６を形成する。続いて、レジストパターン２５をマスクにしてチャネル形成領域２７を形成する。その後、高耐圧ＭＩＳＦＥＴ形成領域Ｋおよび低耐圧ＭＩＳＦＥＴ形成領域Ｔを覆い、メモリセル形成領域Ｍ１〜Ｍ３を露出するレジストパターンを形成する。そして、このレジストパターンをマスクにして、メモリセル形成領域Ｍ１〜Ｍ３にｐ型ウェルおよびチャネル形成領域を形成する。 （もっと読む）

【課題】製造工程中に誘起された電荷の極性によらず、不要な誘起電荷を半導体基板に逃がすことができる保護素子を提供することにある。
【解決手段】保護素子は、半導体基板１０、半導体基板１０上に形成された絶縁膜２５、及び絶縁膜２５上に形成されたワード線１２で構成されたＭＯＳキャパシタからなり、ＭＯＳキャパシタを構成する半導体基板１０の一部に、半導体基板１０と逆導電型のウエル領域３０が形成されている。ワード線１２にＭＯＳキャパシタを構成する絶縁膜２５の絶縁耐圧以上の電荷が誘起されたとき、誘起電荷が正電荷又は負電荷によって、誘起電荷は半導体基板１０又はウエル領域３０のいずれか一方に排出される。 （もっと読む）