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Fターム[5F101BF09]の内容

不揮発性半導体メモリ (42,765) | 動作 (2,287) | 寄生 (642) | リーク短絡防止 (498)

Fターム[5F101BF09]に分類される特許

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【課題】 素子分離領域上へのフローティングゲート電極の張り出しを無くすことで素子の微細化を図ると共に、所望のカップリング比を得ることが可能な半導体装置を提供する。
【解決手段】 第1の多結晶シリコン膜5は、その上部5aが下側から上側にかけて先細り形状(テーパ部5aa)に形成されている。第1の多結晶シリコン膜5の上部5aのテーパ部5aaの側部に形成された素子分離絶縁膜11をドライエッチング処理で除去できる。 (もっと読む)


チャネル領域(208)の中央部分を制御するためのコントロールゲート(220)を備えるマルチビットメモリセル(200)により、より低い電圧および電流にてより早いプログラミングを行うことを含む、向上した動作が提供される。メモリセル(200)は、基板(202)内に拡散したソース(204)およびドレイン(206)を備え、その間にチャネル領域(208)が形成される。第1の電荷保持層(214)、第2の電荷保持層(216)およびコントロールゲート(220)は、チャネル領域(208)上の基板(202)上に形成され、ゲート(218)は、ソース(204)、ドレイン(206)、第1の電荷保持層(214)、第2の電荷保持層(216)およびコントロールゲート(220)の上に形成される。絶縁材料(210,212,224,226,228)は、ソース(204)およびドレイン(206)をゲート(218)から、ならびにコントロールゲート(220)を第1の電荷保持層(214)、第2の電荷保持層(216)およびゲート(218)から分離する。
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【課題】 トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルを実現すること。
【解決手段】 半導体装置は、半導体基板と、半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルとを備え、不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜、浮遊ゲート電極、制御ゲート電極および制御ゲート電極・浮遊ゲート電極間に設けられた電極間絶縁膜を含み、不揮発性メモリセルのチャネル領域上で、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さは、不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、不揮発性メモリセルのチャネル長方向において、トンネル絶縁膜の膜厚が一定であるとともに、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さが一定である。 (もっと読む)


【課題】 不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。
【解決手段】 ビット線BL1〜4である拡散層とワード線WL1〜3であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜(電荷トラップ層)を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。 (もっと読む)


【課題】 ゲート電極間絶縁膜中を流れるリーク電流の低減化を図ったフラッシュメモリを実現すること。
【解決手段】 フラッシュメモリは、フローティングゲート電極3と、フローティングゲート電極3上に設けられ、最小膜厚が5nm以上である膜厚分布を有する多結晶のゲート電極間絶縁膜5と、多結晶のゲート電極間絶縁膜5上に設けられたコントロールゲート電極4とを具備している。 (もっと読む)


【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第1のトランジスタのチャネル領域を他の領域から分離する素子分離膜2aと、ゲート酸化膜3a及びゲート電極4と、素子分離膜2a上に形成されたポリシリコンパターン4cと、ポリシリコンパターン4c上、及び素子分離膜2a上に形成されたマスク膜9と、第2のトランジスタのソース及びドレインとして機能する不純物領域7bと、ゲート電極4a上及び不純物領域7b上それぞれに形成された金属シリサイド膜8a,8bと、素子分離膜2a、及び不純物領域7b上に位置する金属シリサイド膜8b上それぞれに形成されたエッチングストッパー膜10と、エッチングストッパー膜10に設けられ、素子分離膜2a上のマスク膜9上に設けられた開口部10aとを具備する。 (もっと読む)


【課題】 強誘電体膜と強磁性体膜との2つの層を積層することなく、かつ強磁性及び強誘電性を損なうことのない構造を有する半導体装置を提供する。
【解決手段】 半導体からなる表層部を含む基板1の該表層部内のチャネル領域2の両側に、ソース領域3及びドレイン領域4が形成されている。チャネル領域の上にゲート絶縁膜7が形成されている。ゲート絶縁膜の上に被制御膜9が形成されている。被制御膜は、強誘電性を示すとともに、強磁性またはフェリ磁性をも示す。被制御膜の上にゲート電極10が形成されている。被制御膜の磁化の向きを変化させる磁化制御構造が設けられている。 (もっと読む)


【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。
【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線2と、埋め込み酸化膜と、複数のワード線5と、ワード線5とビット線2間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト7を上面に有する複数の拡散層8があり、複数のブロックに区分されたビット線2同士は拡散層8を介して電気的に接続されており、コンタクト領域となる拡散層8の近傍領域に形成されたビット線2間に形成された素子分離領域9とを備える。さらに、ビット線2上及び素子分離領域9上に跨り、側壁絶縁膜を有するダミーワード線14を備え、側壁絶縁膜は、素子分離領域9と、埋め込み酸化膜と、ビット線2との境界領域上を覆う。 (もっと読む)


【課題】Sb、GaまたはBiがドーピングされた半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板にSb、GaまたはBiのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第1及び第2不純物領域と、半導体基板上に第1及び前記第2不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。 (もっと読む)


集積回路装置は、フラッシュメモリ素子が形成されるメモリセルウェルと、それぞれ高電圧トランジスタが形成される、互いに逆導電型の第1のウェルと第2のウェルと、それぞれ低電圧トランジスタが形成される、互いに逆導電型の第3のウェルと第4のウェルとを含み、前記第1および第2のウェルの少なくとも一方、および前記第3および第4のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有する。
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【課題】良好な特性が得られる微粒子含有体と、比較的少ない手間で良好な特性の微粒子含有体を製造できる微粒子含有体の製造方法を提供すること。
【解決手段】シリコン基板100の表面に、膜厚が約50nmのシリコン酸化膜110を熱酸化によって形成する。シリコン酸化膜110中に、約30keVの注入エネルギーで、負イオン注入法によって銀を注入する。銀が注入されたシリコン酸化膜110を、200℃よりも高く、かつ、銀の融点未満の温度で熱処理して、銀微粒子を形成する。酸化雰囲気中で熱処理をして、微粒子の表面部分を酸化して、被覆層としての酸化銀140を形成する。ナノメートルサイズの複数の微粒子130および被覆層140を、少ない工程で形成する。 (もっと読む)


【課題】 複数のコントロールゲート電極間のショートが抑制された半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、アシストゲート電極3および窒化シリコン膜4を形成する工程と、アシストゲート電極3および窒化シリコン膜4の側壁上にアシストゲート電極3および窒化シリコン膜4よりも上方に突出するサイドウォール絶縁膜7を形成する工程と、サイドウォール絶縁膜7上にフローティングゲート電極8となるポリシリコン層を形成する工程と、半導体基板1の主表面に向かって厚みが徐々に増加するように窒化シリコン膜4より上方にサイドウォール絶縁膜7を残存させながらサイドウォール絶縁膜7をエッチングする工程と、窒化シリコン膜4よりも上方に位置する部分に残存したサイドウォール絶縁膜7を除去する工程と、フローティングゲート電極8上にONO膜9およびコントロールゲート電極10を形成する工程とを備える。 (もっと読む)


デュアルビット誘電体メモリセル(48)のアレイ(40)は複数のビット線を有している。第1ビット線(201)はアレイ(40)内のメモリセルの列内の複数のメモリセル(38)のそれぞれにソース領域を形成する。第2ビット線(202)は列内の複数のメモリセル(38)のそれぞれにドレイン領域を形成する。第1ビット線(201)と第2ビット線(202)間には、逆の導電性のチャネル領域(50)が設けられており、それぞれと接合を形成している。選択ワード線(211)がチャネル領域(50)の上部に設けられており、また、同じ行内の複数のメモリセル(48)のそれぞれの上部にゲート(60)を形成している。複数の非選択ワード線(210、212)はそれぞれ選択ワード線(211)に並列であり、またそれぞれが複数のメモリセル(49)から選択されたメモリセル以外の列内の複数のメモリセル(48)の1つの上部にゲート(60)を形成している。ワード線制御回路(46)は選択ワード線(211)に正のプログラミング電圧(220)を印加し、また同時にビット線制御回路(44)はドレインビット線(202)に正のドレイン電圧を印加し、正のドレイン電圧よりも小さい正のソース電圧をソースビット線(201)に印加する。
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【課題】フィールド反転の発生を防止し、微細化に有利な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板21の主表面上にマトリクス状に設けられ、それぞれがゲート電極TGと、前記ゲート電極上に設けられたゲート電極コンタクト26と、ゲート幅方向に隣接する前記ゲート電極コンタクト上に設けられゲート幅方向の前記ゲート電極を電気的に接続する配線層27とを備えた複数の高耐圧系絶縁ゲート型電界効果トランジスタTRと、ゲート長方向およびゲート幅方向において隣接する前記トランジスタ間の素子分離領域STI上に設けられ、前記トランジスタの電流経路がオンとなるためにゲートに印加される電位と異なる導電型の電位または基準電位を前記素子分離領域に印加するシールド用ゲート31とを具備している。 (もっと読む)


【課題】 ドライエッチングにより半導体基板やポリシリコン層に生じるダメージ層を効果的に除去して、寄生抵抗や接合リークが低減された半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜を、ドライ工程によりエッチングする工程と、前記エッチングにより前記半導体基板上に生じたダメージ層を、熱分解した原子状の水素により、所定の温度下で除去する工程とを含む。 (もっと読む)


メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはSiCを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第1ソース/ドレーン、第2ソース/ドレーン、第1ソース/ドレーンと第2ソース/ドレーンとの間にSiCを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 (もっと読む)


【課題】リーク電流を改善した高誘電率絶縁膜を電極間絶縁膜として使用する半導体装置及びその製造方法を提供することである。
【解決手段】半導体装置は、半導体基板上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1のゲート電極と、前記第1のゲート電極の上方に形成された第2のゲート電極と、前記第1のゲート電極と第2のゲート電極との間に挟まれた結晶化した第2の絶縁膜を具備することを特徴とする。 (もっと読む)


SiC基板1と、SiC基板1表面に形成されたソース3a及びドレイン3bと、SiC表面に接して形成され厚さが1分子層以上のAlN層5と、その上に形成されたSiO層とを有する絶縁構造と、この絶縁構造上に形成されたゲート電極15とを有しており、SiCとの間の界面状態を良好に保ちつつ、リーク電流を抑制することができる。 (もっと読む)


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