【課題】機能性デバイスの高性能化、又はそのような機能性デバイスの製造プロセスの簡素化と省エネルギー化を提供する。
【解決手段】機能性デバイスの製造方法は、型押し工程と、機能性固体材料層形成工程を含む。型押し工程では、機能性固体材料前駆体溶液を出発材とする機能性固体材料前駆体層に対して型押し構造を形成する型を押圧している間の少なくとも一部の時間においてその機能性固体材料前駆体層に対して熱を供給する熱源の第１温度がその機能性固体材料前駆体層の第２温度よりも高くなるように、その機能性固体材料前駆体層に対して型押し加工を施す。また、機能性固体材料層形成工程では、型押し工程の後、酸素含有雰囲気中において、機能性固体材料前駆体層を前述の第１温度よりも高い第３温度で熱処理することにより、機能性固体材料前駆体層から機能性固体材料層を形成する。 （もっと読む）

【課題】配線部に比べて引き出し部のスペースが広い場合においても、引き出し部の線幅を配線部の線幅に均一化できるようにする。
【解決手段】側壁パターン２ａ、２ｂおよび側壁ダミーパターン２ｃ、２ｄをマスクとして被加工膜５を加工することにより、側壁パターン２ａに対応した配線を下地層４上の配線部Ｒ１に形成するとともに、側壁パターン２ｂに対応した引き出し線５ｂを下地層４上の引き出し部Ｒ２に形成する。この時、下地層４上の引き出し部Ｒ２には、側壁ダミーパターン２ｃに対応したダミー引き出し線５ｃが引き出し線５ｂに並列に形成されるとともに、側壁ダミーパターン２ｄに対応したダミー引き出し線５ｄが引き出し線５ｂに並列に形成される。 （もっと読む）

【課題】結晶性の優れた酸化物半導体層を形成して電気特性の優れたトランジスタを製造
可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを目的の一つとす
る。
【解決手段】第１の加熱処理で第１の酸化物半導体層を結晶化し、その上部に第２の酸化
物半導体層を形成し、温度と雰囲気の異なる条件で段階的に行われる第２の加熱処理によ
って表面と略垂直な方向にｃ軸が配向する結晶領域を有する酸化物半導体層の形成と酸素
欠損の補填を効率良く行い、酸化物半導体層上に接する酸化物絶縁層を形成し、第３の加
熱処理を行うことにより、酸化物半導体層に再度酸素を供給し、酸化物絶縁層上に、水素
を含む窒化物絶縁層を形成し、第４の加熱処理を行うことにより、少なくとも酸化物半導
体層と酸化物絶縁層の界面に水素を供給する。 （もっと読む）

【課題】ラインスペースパターンと幅の広いパターンが混在する場合であっても、両パターンを精度よく加工する半導体装置の製造方法を提供する。
【解決手段】実施の形態の半導体装置の製造方法は、被加工層上にハードマスク層を形成する。その上に第１のマスク層を形成し、第１のマスク層をパターニングする。第１のマスク層が除去された領域にカーボン層を形成しパターニングする。カーボン層を部分的にエッチングし、カーボン層のパターン幅を縮小する。第１のマスク層と同一材料の第２のマスク層を形成し、エッチングによりカーボン層のパターンの両側面に第２のマスク層を残存させる。第２のマスク層のパターンに挟まれるカーボン層を除去する。第１および第２のマスク層のパターンをマスクにハードマスク層をパターニングする。第１および第２のマスク層のパターンを除去する。ハードマスク層のパターンをマスクに被加工層をパターニングする。 （もっと読む）

【課題】ＳｉＮ膜等の犠牲膜の残存を防止する。
【解決手段】一の実施形態による不揮発性半導体記憶装置の製造方法では、基板上に、複数のメモリセルトランジスタと、複数の選択トランジスタとを形成する。さらに、前記方法では、前記メモリセルトランジスタ間と、前記メモリセルトランジスタと前記選択トランジスタとの間と、前記選択トランジスタ間に、第１から第５の絶縁膜を順に埋め込む。さらに、前記方法では、前記選択トランジスタ間の前記第２及び第４の絶縁膜が一部残存するように、第１のエッチング処理により、前記第２及び第４の絶縁膜を除去する。さらに、前記方法では、前記選択トランジスタ間に残存した前記第２及び第４の絶縁膜を、前記第１のエッチング処理後に行う第２のエッチング処理により除去する。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体基板と、第１の方向に伸長する複数の第１の素子領域と、第１の素子領域を互いに分離する第１の素子分離領域と、第１の方向に伸長する複数の第２の素子領域と、第２の素子領域を互いに分離する第２の素子分離領域と、第１の素子領域と第２の素子領域との間に設けられ、第１および第２の素子領域に接続され、第１の方向と直交する第２の方向に伸長する第３の素子領域と、第１および第３の素子領域上にまたがり、第２の方向に伸長する第１の選択ゲート電極と、第２および第３の素子領域上にまたがり、第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、第１および第２の選択ゲート電極間の第３の素子領域に接続されるコンタクト電極を有する。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】ライナー膜をストッパ膜とした平坦化処理工程を設けることなくゲート電極上の段差を解消できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供する。
【解決手段】上端がキャップ膜と第２ゲート電極のシリコン層６との接触界面にほぼ一致するか低くなるようにメモリセルトランジスタの積層ゲート電極ＭＧ間および選択ゲート電極の積層ゲート電極ＳＧＤ間に積層ゲート間絶縁膜８，９を形成する工程と、ライナー膜１０を形成する工程と、選択ゲート電極ＳＧＤ間のライナー膜１０上に、第１の絶縁膜１１を形成する工程と、ライナー膜１０およびキャップ膜をエッチング処理する工程と、第１の絶縁膜１１および積層ゲート間絶縁膜８，９をエッチングして第１の絶縁膜１１の上面を第２ゲート電極６の上面高さとほぼ一致させる工程と、第２ゲート電極のシリコン層６の上部にシリサイド層７を形成する工程とを備える。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）

【課題】側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する。
【解決手段】実施形態に係わる半導体装置の製造方法は、被加工材１２上に第１及び第２の芯材を形成する工程と、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材を形成する工程と、第１の芯材を覆う第２の層１６ｂを除去する工程と、被覆材をエッチングすることにより、第１の芯材の側面に第１の層１６ａを有する第１の側壁マスクを形成し、第２の芯材の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する工程と、第１及び第２の芯材を除去する工程と、第１及び第２の側壁マスクをマスクとして被加工材１２をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。 （もっと読む）

【課題】的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターン２１ｃを形成する工程と、ダミーラインパターン２１ｃの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン２５ｃを形成する工程と、ダミーラインパターン２１ｃを除去する工程と、マスクパターン２５ｃの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。 （もっと読む）

【課題】 エアギャップ構造を簡易な方法で形成する。
【解決手段】 本発明の一態様の半導体装置の製造方法によれば、半導体基板上に導電層を含む被加工膜を形成する工程と、前記被加工膜上にダミー膜を形成する工程と、を備えている。さらに、前記ダミー膜を所望の形状にデポ条件の異方性エッチングにより加工する工程と、前記被加工膜を所望の形状に異方性エッチングにより加工する工程と、前記所望の形状に加工された被加工膜上の前記ダミー膜を異方性エッチングにより除去する工程と、前記被加工膜上に上層膜を形成する工程と、を備えている。 （もっと読む）

【課題】加工膜と非加工膜をＲＩＥ法で選択的に加工するときに、非加工膜の加工量を低減させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地層１，７，８の上に非加工膜１４を形成する工程と、非加工膜１４および下地層１，７，８に溝４を形成する工程と、溝内を埋め込むように加工膜５を形成する工程と、非加工膜１４を露出させるように加工膜５を平坦化する工程とを備える。更に、加工膜５および非加工膜１４の上に保護膜１６を形成する工程と、ＲＩＥ法を用いて、保護膜１６をエッチングすると共に、加工膜５を選択的にエッチングして溝内の加工膜５を落とし込む工程とを備える。 （もっと読む）

【課題】ラインパターン構造物の形成方法を提供すること。
【解決手段】ラインパターン構造物及びその形成方法において、ラインパターン構造物は切断部位を含むライン形状を有する少なくとも１つの第１ラインパターンを含む。最外郭に位置する前記第１ラインパターンと隣り合って前記第１ラインパターンと平行した延在ラインと、前記第１ラインパターンの切断部位と隣接する領域で前記第１ラインパターン方向へ向かうように前記延在ラインから突出された少なくとも１つの突出パターンを含む２つの第２ラインパターンを含む。前記ラインパターン構造物は不良が減少し、簡単な工程を通じて形成されてもよい。 （もっと読む）

【課題】デバイス特性及びプロセスのばらつきを低減できる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０と、下部ゲート層ＢＧと、積層体と、ダミー電極層ＤＷＬと、絶縁膜３０と、チャネルボディ２０，４５とを備えた。下部ゲート層ＢＧは、基板１０上に設けられた。積層体は、下部ゲート層ＢＧ上にそれぞれ交互に積層された複数の絶縁層と複数の電極層ＷＬとを有する。ダミー電極層ＤＷＬは、下部ゲート層ＢＧと積層体との間に設けられ、電極層ＷＬと同じ材料からなり、各々の電極層ＷＬよりも厚い。絶縁膜３０は、積層体及びダミー電極層を貫通して形成されたホールＭＨの側壁に設けられた電荷蓄積膜を含む。チャネルボディ２０，４５は、ホールＭＨ内における絶縁膜３０の内側に設けられた。 （もっと読む）

【課題】不揮発メモリ装置のメモリセルを小型化する。
【解決手段】フローティングゲート電極１２０は、トンネル絶縁膜１１０の上に形成されている。コントロールゲート電極１４０は、第１絶縁膜１３０を介してフローティングゲート電極１２０の上に形成されている。セレクトゲート絶縁膜１５０は、基板１０の上に形成されており、トンネル絶縁膜１１０の横に位置している。セレクトゲート電極１７０はセレクトゲート絶縁膜１５０上に位置している。またセレクトゲート電極１７０は、第２絶縁膜１６０を介してフローティングゲート電極１２０の横に位置している。そしてセレクトゲート電極１７０のうちフローティングゲート電極１２０に面する側面は、下端１７４が第２絶縁膜１６０の下に入り込んでいる。 （もっと読む）

【課題】各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。
【解決手段】複数のメモリセルトランジスタＭＴは、活性領域Ｓａが素子分離溝２によって互いに分離している。これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。積層絶縁膜Ｂは、トンネル絶縁膜３および電荷トラップ膜４を少なくとも含んで構成され、トンネル絶縁膜３が素子分離溝２の内面に沿って形成されると共に電荷トラップ膜４がトンネル絶縁膜３の上面に沿って積層されており、素子分離溝２内の全領域に埋込まれている。 （もっと読む）

【課題】並置されたゲートを有するトランジスタを備えるマイクロエレクトロニクス不揮発性メモリデバイスを作る方法を提供する。
【解決手段】支持体上にある、少なくとも１つの第１のゲート材料に基づく層内に、少なくとも１つの第１のトランジスタゲートブロックおよび少なくとも１つの犠牲ブロックを形成する段階であって、前記第１のブロックおよび前記犠牲ブロックが、所与のスペースだけ隔てられる段階ａと、前記所与のスペース内に、少なくとも１つの絶縁層および少なくとも１つの第２のゲート材料を含むスタックを形成する段階であって、前記スペース内に位置する前記ゲート材料が、第１のブロックから前記絶縁層だけ隔たった第２のゲートブロックを形成するように意図されている段階ｂと、前記犠牲ブロックを除去する段階ｃとを含む方法。 （もっと読む）

【課題】側壁転写技術により倒れにくいマスクパターンを形成するＮＡＮＤフラッシュメモリ等の製造方法を提供する。
【解決手段】非晶質シリコン膜２１上に第１膜のシリコン酸化膜２２を形成し（ａ）、所定のラインアンドスペースのパターンに加工して中間パターン２３を形成する（ｂ）。中間パターン２３は、パターン部２３ａを有するとともに、パターン部２３ａの間に残存部２３ｂを残してた状態で形成される。中間パターン２３をスリミング処理し、非晶質シリコン膜２１上に芯材パターン２４を形成する（ｃ）。残存部２３ｂは除去される。芯材パターン２４上に第２膜のシリコン窒化膜を形成し、エッチバック処理で側壁パターンを形成し、芯材パターン２４を除去してマスクパターンを得る。マスクパターンは、段差のない非晶質シリコン膜２１上に形成されるので応力差に起因した倒れの発生を抑制できる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置を提供する。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のトランジスタ１６０と、第２のトランジスタ１６２と、を有し、第１のトランジスタ１６０は、半導体材料を含む基板に設けられ、第２のトランジスタ１６２は酸化物半導体層を含んで構成され、第１のトランジスタ１６０のゲート電極と、第２のトランジスタ１６２のソース・ドレイン電極とは、電気的に接続され、第１の配線と、第１のトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線と、第１のトランジスタ１６０のドレイン電極とは、電気的に接続され、第３の配線と、第２のトランジスタ１６２のソース・ドレイン電極の他方とは、電気的に接続され、第４の配線と、第２のトランジスタ１６２のゲート電極とは、電気的に接続される。 （もっと読む）