【課題】閾値電圧を制度良く制御することが可能な半導体装置及びその製造方法を提供する。
【解決手段】基板１０上に、窒化物半導体からなるチャネル層１４と、チャネル層１４よりもバンドギャップエネルギーの大きい第１窒化物半導体層１６と、を順次形成する工程と、第１窒化物半導体層１６上であって、ゲート電極２６を形成すべき領域にダミーゲートを形成する工程と、ダミーゲートを形成した後、第１窒化物半導体層１６上のダミーゲート以外の領域に、チャネル層１４のバンドギャップエネルギー以上の大きさのバンドギャップエネルギーを有する第２窒化物半導体層１８を再成長する工程と、ダミーゲートを除去した後、ダミーゲートを除去した領域の第１窒化物半導体層１６上にゲート電極２６を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】高いスイッチング速度及び低いオン状態抵抗を有し、電圧降伏耐性を強化したネスト化複合スイッチを提供する。
【解決手段】ネスト化複合スイッチ２４０は、複合スイッチに結合されたノーマリオン・プライマリ・トランジスタを含む。複合スイッチは、中間型トランジスタ２２２とカスコード接続された低電圧（ＬＶ）トランジスタ２２４を含み、中間型トランジスタは、ＬＶトランジスタよりは大きく、ノーマリオン・プライマリ・トランジスタよりは小さい降伏電圧を有する。１つの実現では、ノーマリオン・プライマリ・トランジスタはIII-V族トランジスタとすることができ、ＬＶトランジスタはIV族ＬＶトランジスタとすることができる。 （もっと読む）

【課題】オン抵抗が低く高速動作が可能でありノーマリオフ特性を有し、かつ一の基板を用いて構成された炭化珪素半導体装置を提供する。
【解決手段】第１、第２、第４および第５不純物領域１１、１２、２１、２２は第１導電型を有し、第３不純物領域１３は第２導電型を有する。第１〜第３不純物領域１１〜１３は第１導電型の第１層３４に達する。第４および第５不純物領域２１、２２は第２層３５上に設けられている。第１〜第５電極Ｓ１、Ｄ１、Ｇ１、Ｓ２、Ｄ２は第１〜第５不純物領域のそれぞれの上に設けられている。第１および第５電極Ｓ１、Ｄ２の間と、第３および第４電極Ｇ１、Ｓ２の間とは電気的に接続されている。第４および第５不純物領域２１、２２の間を覆うゲート絶縁膜Ｉ２上に第６電極Ｇ２が設けられている。 （もっと読む）

【課題】集積電力段において、入力電圧を集積電力段の一側面（例えば上面）で受け取り、出力電圧を集積電力段の反対側面（例えば底面）から出力する。
【解決手段】集積電力段は負荷段の上に位置する共通ダイを備え、共通ダイはドライバ段１０２及び電力スイッチ１０４を備える。電力スイッチは制御トランジスタ１１０及び同期トランジスタ１１２を含む。制御トランジスタのドレインＤ１が共通ダイの入力電圧を共通ダイの一側面（例えば上面）で受ける。制御トランジスタのソースＳ１が同期トランジスタのドレインＤ２に結合され、前記共通ダイの出力電圧を共通ダイの反対側面（例えば底面）で出力する。電力段の下にインターポーザ１０６を含めることができる。インターポーザは共通ダイの反対側面で共通ダイの出力電圧に結合される出力インダクタ１１８及び必要に応じ出力キャパシタ１２０を含む。 （もっと読む）

【課題】常時オフＶＪＦＥＴ集積電源スイッチを含むワイドバンドギャップ半導体デバイスの提供。
【解決手段】電源スイッチは、モノリシックまたはハイブリッドに実装され得、シングルまたはマルチチップのワイドバンドギャップ電源半導体モジュールにビルトインされた制御回路と一体化され得る。該デバイスは、高電力で温度に対する許容性があり、耐放熱性のエレクトロニクスコンポーネントにおいて用いられ得る。該デバイスを作成する方法もまた、記述される。 （もっと読む）

【課題】アクティブ発振防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、アクティブ発振制御付き複合半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、例えば修正したボディ打込み領域により低減した出力抵抗、及び例えば修正した酸化物の厚さにより低減したトランスコンダクタンスの一方または両方を含むように構成されて、複合半導体デバイスのゲインを約10,000以下にすることができる。 （もっと読む）

【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】エンハンスメントモードトランジスタデバイスと、デプレッションモードトランジスタデバイスにおいて、エッチングストッパ層の選択エッチング性を改善し歩留り向上を図る。
【解決手段】チャネル層２０の上に、エンハンスメントモードトランジスタデバイスの、ＩｎＧａＰエッチストップ／ショットキーコンタクト層が配置され、その上に、ＩｎＧａＰとは異なる第１の層２６が配置され、第１の層の上に、デプレッションモードトランジスタデバイスエッチストップ層２８が配置され、エッチストップ層の上に第２の層３０が配置される。デプレッションモードトランジスタデバイスは、第２の層及びエッチストップ層を貫通し第１の層で終止するゲートリセスを有する。エンハンスメントモードトランジスタデバイスは、第２の層、デプレッションモードトランジスタデバイスエッチストップ層、第１の層を貫通しＩｎＧａＰ層で終止するゲートリセスを有する。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】高電子移動度トランジスタ（ＨＥＭＴ）で、凹部バリア層を備え、バリア層間にゲート電極を形成することにより、エンハンスメント型ＦＥＴを提供する。
【解決手段】基板上１０４上にバッファ１０８層を形成し、バッファ層上にスペーサ層１１２を形成し、スペーサ層上にバリア層１１６を形成する。バリア層内に凹部を形成し、凹部を通して、少なくてもその一部が前記スペーサ層上に配置されるようにゲート構造１４０を形成する。 （もっと読む）

【課題】 窒化物半導体デバイスを提供する。
【解決手段】 一実施形態では、デバイスはＩＩＩ族窒化物チャネル層（３）とＩＩＩ族窒化物チャネル層（３）上のＩＩＩ族窒化物障壁層（４）とを含み、ＩＩＩ族窒化物障壁層（４）は第１部分（４−１）と第２部分（４−２）とを含み、第１部分（４−１）は第２部分（４−２）より薄い厚さを有する。ｐドープＩＩＩ族窒化物ゲート層部（５）は、ＩＩＩ族窒化物障壁層（４）の少なくとも第１部分（４−１）上に配置され、ゲートコンタクト（１０）はｐドープＩＩＩ族窒化物ゲート層部（５）上に形成される。 （もっと読む）

【課題】ゲート−ソース間およびゲート−ドレイン間のキャパシタンスの低減と、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制する。
【解決手段】ｎ^-型チャネル層２の表面に直接ｐ⁺型ゲート領域４を形成し、ｐ⁺型ゲート領域４のうちｎ^-型チャネル層２と接する部分と比較して、ｎ^-型チャネル層２から離れた部分が幅広となるようにする。そして、ｐ⁺型ゲート領域４のうち幅広とされた部分がｎ^-型チャネル層２から所定距離離れるようにする。例えば、ｎ^-型チャネル層２に凹部２ａを形成し、この凹部２ａ内にｐ⁺型ゲート領域４を形成する。 （もっと読む）

【課題】ＤモードとＥモードの素子を組み合わせた半導体装置およびその製造方法を提供する。
【解決手段】ＤモードとＥモードのＪＦＥＴにおけるチャネル領域を設定する場所にそれぞれ凹部２ａと凸部２ｂを備えることで、同一基板上に厚みが異なるｎ型チャネル層３を形成する。そして、このような厚みが異なるｎ型チャネル層３によってＤモードとＥモードで作動するＪＦＥＴを同一基板上に備えることができるため、ＳｉＣでもＤモードとＥモードのＪＦＥＴを組み合わせたＳｉＣ半導体装置を実現することが可能となる。 （もっと読む）

【課題】低電圧時の電流が適度に大きく、高電圧時の電流が小さい半導体装置を提供する。
【解決手段】半導体装置１００は、整流素子Ｄ１と、抵抗Ｒ１と、ｎチャネルディプリーショントランジスタＤＴと、アノード電極パッド７ｂとが直列接続された構成を有する半導体装置１００であって、ｎチャネルディプリーショントランジスタＤＴのゲート電位を抵抗Ｒ１の両端の電位差により生成し、かつゲート電位によってｎチャネルディプリーショントランジスタＤＴのチャネル９１に空乏層Ｄを生じさせるよう構成されている。 （もっと読む）

【課題】高電圧の印加時に、電荷キャリアを導電領域内に抑制して、高電圧耐久性を呈する、HEMTのようなIII族窒化物半導体デバイスを提供する。
【解決手段】高電圧耐久III族窒化物半導体デバイスは、(100)シリコン層１４、該(100)シリコン層１４上の絶縁体層１８、及び該絶縁体層１８上のP型導電性の(111)シリコン層１６を有する支持基板を備える、高電子移動度トランジスタ(HEMT)を備える。高電圧耐久HEMTは、P型導電性の(111)シリコン層１６上に形成したIII族窒化物半導体本体１２であって、HEMTのヘテロ接合を形成する、III族窒化物半導体本体も備える。 （もっと読む）

【課題】ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置および電子機器を提供する。
【解決手段】半導体装置１０１は、第１の電界効果トランジスタＦ１の制御電極と第２電源ノードＮ２との間に接続され、第１の電界効果トランジスタＦ１の制御電極における電圧が所定値以上になると第１の電界効果トランジスタＦ１の制御電極から第２電源ノードＮ２への方向に導通するスイッチ素子ＺＤを備え、第１の電界効果トランジスタＦ１は、エピタキシャル成長用基板と、エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、第１の電界効果トランジスタＦ１の第１導通電極、第２導通電極および制御電極は半導体層上に形成され、半導体層と電気的に接続され、第１の電界効果トランジスタＦ１の制御電極および半導体層によってショットキー接合が形成されている。 （もっと読む）

実施形態には、これに限定されないが、第１バリア層と、該第１バリア層上の窒化ガリウムチャネル層と、該窒化ガリウムチャネル層上に存在し、第１サブレイヤーと第２サブレイヤーと第３サブレイヤーとを備える第２バリア層と、を有するヘテロ構造を備える装置とシステムが含まれる。該第１バリア層、第１サブレイヤーおよび第３サブレイヤーは各々アルミニウムを含んでいてもよい。他の実施形態も、本明細書に記載され特許請求される。 （もっと読む）

高い周囲温度環境において作動することが可能なワイドバンドギャップ（例えば、＞２ｅＶ）半導体接合形電界効果トランジスタ（ＪＦＥＴ）のためのゲートドライバについて記載される。ワイドバンドギャップ（ＷＢＧ）半導体デバイスは、炭化ケイ素（ＳｉＣ）及び窒化ガリウム（ＧａＮ）を含む。ドライバは、入力、出力、第１供給電圧を受け取るための第１基準線、第２供給電圧を受け取るための第２基準線、グランド端子、６つの接合形電界効果トランジスタ（ＪＦＥＴ）を有する非反転ゲートドライバであり得、第１ＪＦＥＴおよび第２ＪＦＥＴは、第１反転バッファを形成し、第３ＪＦＥＴおよび第４ＪＦＥＴは、第２反転バッファを形成し、及び第５ＪＦＥＴ及び第６ＪＦＥＴは、高温パワーＳｉＣ ＪＦＥＴを駆動させるために使用され得るトーテムポールを形成する。反転ゲートドライバも記載される。 （もっと読む）

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ⁺型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ⁺型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。 （もっと読む）