【課題】ゲート領域近傍のチャネル部分の抵抗を低減することにより、従来よりも特性オン抵抗が低い炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置は、基板１１と、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向とを有する炭化珪素層４とを有している。炭化珪素層４は、チャネル層１３と、ソース領域１５と、ドレイン領域１７と、ソース領域１５とドレイン領域１７との間において、厚さ方向に沿って主表面１３Ａからチャネル層１３中に突き出るように延びるゲート領域１６とを含んでいる。ゲート領域１６の対向方向に沿った寸法は、主表面１３Ａから離れるにつれて小さくなっている。 （もっと読む）

【課題】閾値電圧のばらつきを低減できる炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１０は、基板１１と、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向とを有する炭化珪素層４とを含む。炭化珪素層４は、チャネル層７と、ソース領域１５と、ドレイン領域１７と、ソース領域１５とドレイン領域１７との間において、ゲート領域１６Ｒとを含む。ゲート領域１６Ｒはチャネル層７に対して、第１の導電型と異なる第２の導電型を有するようにエピタキシャル成長されている。 （もっと読む）

【課題】配線を形成したときに電極と配線との密着性を向上できる炭化珪素半導体装置の製造方法を提供する。
【解決手段】第１の面と、第１の面と反対の第２の面とを有する炭化珪素半導体層１１０が準備される。炭化珪素半導体層１１０の第２の面を部分的に覆う金属層と、炭化珪素半導体層１１０の第２の面を部分的に覆う熱酸化膜１３０とが形成される。金属層を熱処理することにより電極１５０が形成される。金属層を形成する工程は、金属層を熱処理する温度において炭素よりもシリコンとの反応性が高い材料を用いて行われる。電極１５０を形成する工程において電極１５０の表面上に炭素が偏析する。電極１５０の表面および熱酸化膜１３０の表面の両方において、炭素を除去可能なエッチングが行われる。 （もっと読む）

【課題】電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑える。
【解決手段】半導体装置において、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、第１の基板と、第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成され、電極と接続される金属層と、第２の基板に設けられ、ゲート電極、ソース電極及びドレイン電極のいずれかと接続されるフィールドプレート電極と、を備える。 （もっと読む）

【課題】高濃度接合リークが発生することを抑制する。
【解決手段】第２ゲート領域８が備えられるトレンチ６の先端部においてＪＦＥＴ構造が形成されないように凹部１３を形成する構造において、凹部１３の底面と側面との境界部となるコーナ部にｐ型層１６を形成するようにする。これにより、ｐ型層１６とｐ⁺型の第１ゲート領域３もしくは第２ゲート領域８とが同じ導電型となり、これらの間において高濃度接合が構成されないようにできる。したがって、ドレイン電位が第１ゲート領域３上に表出して、ゲート−ドレイン間耐圧を低下させてしまうことを防止でき、高濃度接合リーク（ゲートリークやドレインリーク）が発生することを防止することができる。 （もっと読む）

【課題】斜めイオン注入を行わなくても、外周耐圧構造を形成でき、かつ、高いドレイン耐圧が得られるようにする。
【解決手段】凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ⁺型層１５、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成することで電界緩和構造とする。Ｐ型リサーフ層２０がトランジスタセル領域Ｒ１の周囲を囲むような構成とされることから、外周耐圧構造領域Ｒ２に延びる電界をさらにトランジスタセル領域Ｒ１の外周側に延ばすことが可能となり、ブレークダウン位置を凹部１７の底面におけるＮ^-型ドリフト層２にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。 （もっと読む）

【課題】種結晶を用いた昇華システムにおいて形成された結晶の欠陥レベルが低く、より大きく、高品質のＳｉＣ単結晶ウェハを製造する方法を提供する。
【解決手段】少なくとも約１００ｍｍの直径と、約２５ｃｍ^−２未満のマイクロパイプ密度とを有し、また、３Ｃ、４Ｈ、６Ｈ、２Ｈおよび１５Ｒポリタイプからなる群から選択されるポリタイプを有するＳｉＣ単結晶ウェハ。なお、マイクロパイプ密度は、表面上にある全マイクロパイプの総数を、ウェハの表面積で割ったものを表す。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層１０４に形成された第１チャネル型の第１ＭＩＳＦＥＴ１２０の第１ソース１２４および第１ドレイン１２６が、第１半導体結晶層１０４を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、またはニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層１０６に形成された第２チャネル型の第２ＭＩＳＦＥＴ１３０の第２ソース１３４および第２ドレイン１３６が、第２半導体結晶層１０６を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、または、ニッケル原子とコバルト原子との化合物からなる。 （もっと読む）

【課題】設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造する。
【解決手段】可視光に対して透明な半導体基板１の表面にソース電極２及びドレイン電極３を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間に表側ゲート電極４を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間以外の領域に合わせマーク５を形成する。半導体基板１を透過して見える合わせマーク５に基づいて半導体基板１を位置合わせして、半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６を形成する。 （もっと読む）

【課題】 本発明の目的は、半導体装置単体で負電源を必要とせずにスイッチングが可能な素子を提供することである。
【解決手段】 この発明の半導体装置は、ノーマリオンFETと、一方の電極を前記FETのゲートに、他方の電極を入力端子に電気的に接続されたキャパシタと、アノード電極が前記FETのゲートに、カソード電極が前記FETのソースに電気的に接続されたダイオードと、を前記FETと同一チップ上に形成したことを特徴としており、さらに、前記キャパシタが、前記FETのゲート引き出し電極上に誘電体などの絶縁膜を形成し、形成した前記絶縁膜に金属膜を形成することにより形成されたことが好ましい。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】所望の不純物濃度と、高い結晶性とを有するドリフト層を有する炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】バッファ層３１は、基板３０上に設けられ、不純物を含有する炭化珪素から作られ、１μｍより大きく７μｍより小さい厚さを有する。ドリフト層３２は、バッファ層３１上に設けられ、バッファ層３１の不純物濃度よりも小さい不純物濃度を有する炭化珪素から作られている。 （もっと読む）

【課題】ＳｉＣ系ＪＦＥＴにおいて、トレンチゲート領域間を高精度に制御するため、ソース領域内にゲート領域を形成する必要がある。これにより増加するソース領域、ゲート領域間高濃度ＰＮ接合による接合電流を削減できる半導体装置を提供する。
【解決手段】ノーマリオフ型パワーＪＦＥＴの製造方法であって、Ｎ型ＳｉＣ１ｓの表面に、Ｎエピタキシャル下層１ｅａ、中層１ｅｂ、上層１ｅｃ等複数層を形成し、表面には複数のソース層９、及びＰゲート領域４が設けられる。ゲート領域はアクティブ領域３の外端部に接するように、下層、中層、上層のＰエッジターミネーション領域７ａ、７ｂ、７ｃが設けられる。裏側種面には、高濃度ドレイン層８が形成される。 （もっと読む）

【課題】ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制する。
【解決手段】トレンチ６の先端部に形成されたｎ^-型チャネル層７がトレンチ６の長辺に位置する部分よりも膜厚が厚くなるため、そのトレンチ６の先端部においてＪＦＥＴ構造が構成されないようにする。例えば、トレンチ６の先端部をｐ⁺型領域２０にて埋め尽くすようにする。これにより、トレンチ６の先端部のＪＦＥＴ構造の閾値がトレンチ６の長辺に位置する部分のＪＦＥＴ構造の閾値からずれることによる影響を受けることがない。したがって、ゲート電圧が閾値近傍に近づくときに発生する過剰なドレイン電流を抑制できる構造のＳｉＣ半導体装置とすることが可能となる。 （もっと読む）

【課題】深いレベルのドーパントがほとんど存在しない半絶縁性のＳｉＣ基板上にＭＥＳＦＥＴを形成することにより、バックゲート効果が減少された、ＳｉＣのＭＥＳＦＥＴを提供する。
【解決手段】半絶縁性の基板上１０に選択的にドープされたＰ型の炭化珪素の層１３、及びＮ型のエピタキシャル層１４を積層し、背面ゲート効果を減少させる。また２つの凹部を有するゲート構造体も備える。これにより、出力コンダクタンスを１／３に減少することができ、また電力のゲインを３ｄｂ増加することができる。クロム４２をショットキーゲート接点として利用することもでき、酸化物−窒化物−酸化物（ＯＮＯ）の保護層６０を利用して、ＭＥＳＦＥＴ内の表面効果を減少させる。また、ソース及びドレインのオーム接点をｎ型チャネル層上に直接形成して、これにより、ｎ⁺領域を製造する必要がなくなる。 （もっと読む）

【課題】炭化ケイ素の好ましい電気特性にもかかわらず、その中においてより厚い電圧サポート領域を有する炭化ケイ素パワーデバイスの必要性が引き続き存在している。
【解決手段】高電圧炭化ケイ素パワーデバイスを形成する方法は、法外に高いコストのエピタキシャル成長された炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる高純度炭化ケイ素ドリフト層を利用している。本方法は、約１００μｍより厚い厚みを有するドリフト層を使用して１０ｋＶを超えるブロッキング電圧をサポートすることができる少数キャリアパワーデバイスと多数キャリアパワーデバイスの両方を形成することを含んでいる。これらのドリフト層は、その中に約２×１０^１５ｃｍ^−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層として形成される。このｎ型ドーパント濃度は、中性子変換ドーピング（ＮＴＤ）技法を使用して実現することができる。 （もっと読む）

【課題】従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供する。
【解決手段】この発明に従ったＪＦＥＴ１０は、ｎ型基板１１と、ｐ型層２、１２と、ｎ型層１３と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。ｐ型層２、１２は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型がｐ型である。ｎ型層１３は、ｐ型層２、１２上に形成され、導電型がｎ型である。ソース領域１５およびドレイン領域１７は、ｎ型層１３において、互いに間隔を隔てて形成され、導電型がｎ型である。ゲート領域１６は、ｎ型層１３において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型がｐ型である。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】本発明は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提供する。
【解決手段】このＭＥＳＦＥＴは、ソース（１３）とドレイン（１７）とゲート（２４）とを備えている。このゲート（２４）を、ソース（１３）とドレイン（１７）の間及びｎ導電型チャネル層（１８）上に設ける。ドレイン（１７）に向かって延びている端部を備えるｐ導電型領域（１４）をソースの下に設ける。このｐ導電型領域（１４）をｎ導電型チャネル領域（１８）から隔ててソース（１３）に電気的に結合させる。 （もっと読む）