【課題】設計の自由度を損なわずに、高いオン特性とオフ特性を持つ半導体装置を容易に製造する。
【解決手段】可視光に対して透明な半導体基板１の表面にソース電極２及びドレイン電極３を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間に表側ゲート電極４を形成する。半導体基板１の表面においてソース電極２とドレイン電極３との間以外の領域に合わせマーク５を形成する。半導体基板１を透過して見える合わせマーク５に基づいて半導体基板１を位置合わせして、半導体基板１の裏面において表側ゲート電極４と対向する位置に裏側ゲート電極６を形成する。 （もっと読む）

【課題】 表面において所望の電気特性を有する化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法を提供する。
【解決手段】 化合物半導体基板１０ａは、ｐ型の化合物半導体からなる基板１２と、基板１２の表面１２ａに結合しておりｐ型の不純物原子を含む物質１４とを備える。 （もっと読む）

【課題】半導体基板上に第１エピタキシャル層を形成し且つ該層をエッチングして複数の分離領域を形成することを包含する方法を提供する。
【解決手段】本方法は、エッチングした第１エピタキシャル層１０６ａ上に第２エピタキシャル層１０６ｂを形成することを含む。１０６ａ，ｂ層は少なくとも１個のIII族窒化物を含み、１０６ａ，ｂ層は一緒になって１個のバッファ１０６を形成する。本方法は、更に、該バッファ上に装置層１０８を形成し、且つ該装置層を使用して半導体装置を製造することを包含している。１０６ｂ層は、実質的に１０６ａ領域上にのみ存在する１０６ｂ領域を包含することが可能である。１０６ｂ層は、又、１０６ａ領域及び該基板を被覆することが可能であり、且つ１０６ｂ層はエッチングするか又はしない場合がある。該装置層は１０６ｂ層を形成するために使用するのと同じ操作期間中に形成することが可能である。 （もっと読む）

【課題】本発明は、剥離液の残渣を除去できる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板上に開口を有するレジストマスクを形成する工程と、該基板のうち該開口により露出した部分に所定の処理を施す工程と、アリールスルホン酸を含む剥離液を用いて該レジストマスクを剥離する工程と、リンス液を用いて該剥離液の残渣を除去する工程と、該基板上に膜を形成する工程と、を備える。そして、該リンス液の溶解度パラメータは１２．９８から２３．４３までのいずれかの値であることを特徴とする。 （もっと読む）

【課題】ＧａＡｓを材料として用いた基板の基板厚さのばらつきを抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】ＧａＡｓ基板２９上に、ＡｌＧａＡｓからなる基板厚制御層１８を形成する工程と、基板厚制御層１８上にＧａＡｓからなるバッファ層１７を形成する工程と、このバッファ層１７上に電界効果トランジスタ１６を形成する工程と、次亜塩素酸ナトリウム水溶液を用いて、ＧａＡｓ基板２９を、基板厚制御層１８が露出するまで研磨する工程と、を具備する。 （もっと読む）

【課題】簡便に半導体集積回路を小領域に電気的に分離する。
【解決手段】厚さが１５０〜６００μｍ程度のＩｎＰ基板、ＧａＡｓ基板等の化合物半導体基板１の表面に半導体集積回路２を形成し、化合物半導体基板１の裏面（半導体集積回路２が形成された表面とは反対側の面）に、直角に交わっている複数の切込溝３を設け、半導体集積回路２の表面から切込溝３の底面までの距離を５０〜１５０μｍとし、切込溝３内にＡｕ等の金属４を埋め込み、金属４を化合物半導体基板１の裏面全面にも設ける。 （もっと読む）

【課題】ダイシング工程における半導体装置の歩留低下が抑制できる半導体ウェハ及び半導体装置を安価に提供することを目的とする。

【解決手段】基板１と、前記基板１上に形成され且つ素子形成領域２を有する化合物半導体層３と、前記素子形成領域２に形成された少なくとも１つの半導体素子と、を備える半導体装置であって、前記化合物半導体層３が、前記基板１上において選択的に形成された低結晶膜３１と、前記基板１上に隣接して形成され且つ前記素子形成領域２を有する第１の化合物成長層３２と、平面的に見て前記素子形成領域２を包囲するように前記低結晶膜３１上に隣接して形成され且つ前記第１の化合物成長層３２よりも低い結晶性を有する第２の化合物成長層３３と、を備えることを特徴とする。 （もっと読む）

【課題】放熱性に優れ、製造歩留まりの向上を図ることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】
半導体装置は、基板１の上方に設けられた化合物半導体層２，３，４と、化合物半導体層２，３，４の上方に設けられた複数のソース電極７及び複数のドレイン電極９と、化合物半導体層２，３，４を貫通し、複数のソース電極７のそれぞれに接続される複数のビア配線２２と、化合物半導体層２，３，４を貫通し、複数のドレイン電極９のそれぞれに接続される複数のビア配線２３と、複数のビア配線２２に接続され、基板１に埋め込まれたソース共通配線１８と、複数のビア配線２３に接続され、基板１に埋め込まれたドレイン共通配線２０とを有する。 （もっと読む）

【課題】 半導体装置のビアホールにおける残渣物の残留を抑制することができ、かつ、半導体装置のデバイス特性不良、信頼性不良等を抑制することができる、半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、ＧａＮ系半導体層（１１）が設けられたＳｉＣ基板（１０）の第１主面の反対側の第２主面上にＣｕあるいはＣｕ合金からなり部分的に開口を有するエッチングマスク（５０）を形成する工程と、エッチングマスク（５０）を利用したドライエッチングを実施し、底部の厚さ方向にＧａＮ系半導体層（１１）が残存したビアホールを形成する第１エッチング工程と、第１エッチング工程の後にエッチングマスク（５０）を除去する除去工程と、除去工程の後に残存したＧａＮ系半導体層（１１）に対してドライエッチングを実施する第２エッチング工程と、を含む。 （もっと読む）

【課題】チャネル層内の抵抗の不均一を避けることを可能にする構造を有するヘテロ接合トランジスタを提供する。
【解決手段】半導体積層１５が、半極性を示すIII族窒化物主面１３ａ上に設けられ、半導体積層１５が主面１３ａに到達する開口１６を有する。開口１６の側面１６ａは、III族窒化物半導体のａ面に対して大きな角度を成すと共にIII族窒化物半導体のｍ面に対しても大きな角度を成して、III族窒化物半導体のｃ面に非常に近い面から構成される。開口１６の側面１６ａの傾斜角は、ｍ面やａ面よりもｃ面に近い。この開口１６の側面１６ａにドリフト層１７及びチャネル層１９が成長されるので、その成長中に不可避的に取り込まれる不純物量を小さくできる。これ故に、ドリフト層１７及びチャネル層１９における抵抗の不均一を避けることができる。 （もっと読む）

【課題】インジウムを含有するIII族窒化物の膜の表面にインジウムを含有するパーティクルが付着することを抑制することができるエピタキシャル基板の製造方法及び気相成長装置を提供することを目的とする。
【解決手段】障壁層１１０を形成した後に、パーティクル抑制処理を行う（ステップＳ１０６）。パーティクル抑制処理は、原料の供給を停止した後に、窒素ガスの供給を継続することにより行う。 （もっと読む）

【課題】III 族窒化物半導体からなるＨＦＥＴの製造方法において、素子分離領域を容易に形成する方法を提供すること。
【解決手段】ｉ−ＡｌＧａＮ層１２表面側からレーザーを照射して、ＨＦＥＴとして動作させる素子領域を囲うようにして溝１５を形成する（図２（ｃ））。溝１５の深さは、ｉ−ＡｌＧａＮ層１２表面からｉ−ＧａＮ層１１に達する深さとする。この溝１５によってｉ−ＡｌＧａＮ層１２が取り除かれたため、この取り除かれた領域において２次元電子ガス層が消滅する。その結果、ＨＦＥＴとして動作させる素子領域は、溝１５による素子分離領域によって電気的に分離される。 （もっと読む）

【課題】チャネル抵抗を大幅に低減した電界効果トランジスタ実装体を実現できるようにする。
【解決手段】トランジスタ実装体の製造方法は、トランジスタ１００を形成する工程（ａ）と、形成基板１０１を研磨する工程（ｂ）と、形成基板１０１を研磨したトランジスタ１００を保持基板２００に固定する工程（ｃ）とを備えている。工程（ａ）は、形成基板１０１の主面上に第１の半導体層及び該第１の半導体層よりもバンドギャップが大きい第２の半導体層を順次形成する。工程（ｂ）は、形成基板１０１における主面と反対側の面を研磨する。工程（ｃ）は、形成基板１０１の反りが小さくなる方向の応力を形成基板１０１に印加した状態でトランジスタ１００を保持基板２００の上に固定する。 （もっと読む）

【課題】 安定した表面を有するIII族窒化物基板を提供する。
【解決手段】 一実施形態に係るIII族窒化物基板は、表面層を有している。当該表面層は、３ａｔ．％の〜２５ａｔ．％の炭素を含み、且つ、５×１０^１０原子／ｃｍ^２〜２００×１０^１０原子／ｃｍ^２のｐ型金属元素を含んでいる。このIII族窒化物基板は、安定した表面を有するものとなる。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】コストメリットがあり、かつ、特性の優れた高周波動作用の半導体素子を実現できるエピタキシャル基板を提供する。
【解決手段】導電性を有するＳｉＣからなる基材の上に、バナジウムをドープすることによって比抵抗が１×１０⁶Ωｃｍ以上の絶縁性を有するＳｉＣからなる絶縁層を形成して、下地基板を得る。該下地基板の上に、ＡｌＮからなるバッファ層と、ＧａＮからなるチャネル層と、Ａｌ_xＩｎ_yＧａ_zＮ（ｘ＋ｙ＋ｚ＝１）からなる障壁層とをエピタキシャル形成する。 （もっと読む）

【課題】 半導体層の表面に、その半導体層よりも非常にキャリア濃度の大きい半導体層を形成する高キャリア濃度の薄膜半導体層の形成方法を提供する。
【解決手段】 半導体層１表面の自然酸化膜または２５０℃以下の低温で生成した酸化膜４を還元して形成される活性化した金属元素と結合させることにより、半導体層１よりも高キャリア濃度で、かつ、バンドギャップが前記半導体層より大きい薄膜化合物半導体層２を形成する。この上に、ＳｉＮ：Ｈからなる保護層３を設けることが薄膜を保護するために好ましい。 （もっと読む）

【課題】耐湿性を向上することのできる化合物半導体装置およびその製造方法を提供する。
【解決手段】化合物半導体装置は、オーミック電極ＯＭＥａ〜ＯＭＥｄと、絶縁膜ＩＬと、金を含む配線ＩＣ１ａ〜ＩＣ１ｄと、金を含む配線ＩＣ２ａ〜ＩＣ２ｄとを備えている。絶縁膜ＩＬはオーミック電極ＯＭＥａ〜ＯＭＥｄの一部上に形成されている。配線ＩＣ１ａ〜ＩＣ１ｄは、オーミック電極ＯＭＥａ〜ＯＭＥｄ上で絶縁膜ＩＬが形成されていない部分であって、絶縁膜ＩＬの側面に接触する位置に形成されている。配線ＩＣ２ａ〜ＩＣ２ｄは、絶縁膜ＩＬ上および配線ＩＣ１ａ〜ＩＣ１ｄ上に形成されている。 （もっと読む）

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。 （もっと読む）

【課題】ビアホールの形成に関連する歩留まりの低下を抑制し、また、スループットを向上することができる半導体装置の製造方法を提供する。
【解決手段】絶縁性基板１上にＧａＮ層２及びｎ型ＡｌＧａＮ層３を形成し、その後、ゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄを形成する。次に、ソース電極４ｓ、ＧａＮ層２及びｎ型ＡｌＧａＮ層３に、少なくとも絶縁性基板１の表面まで到達する開口部６を形成する。次いで、開口部６内にＮｉ層８を形成する。その後、Ｎｉ層８をエッチングストッパとするドライエッチングを高速で行うことにより、絶縁性基板１に、その裏面側からＮｉ層８まで到達するビアホール１ｓを、冷却等によりその側壁に化合物膜１９を堆積させながら形成する。そして、ビアホール１ｓ内から絶縁性基板１の裏面にわたってビア配線１６を形成する。 （もっと読む）