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Fターム[5F110EE10]の内容

薄膜トランジスタ (412,022) | ゲート (57,237) | 材料 (32,562) | 半導体 (4,917) | 導電型の分布 (30)

Fターム[5F110EE10]に分類される特許

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【課題】微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく提供する。
【解決手段】酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極上の導電膜と、酸化物半導体膜及びゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、ソース電極及びドレイン電極の上面の高さは、ゲート電極の上面の高さより低く、導電膜、ソース電極及びドレイン電極は、同一の金属元素を有する半導体装置である。また、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。 (もっと読む)


【課題】トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第1導電型のソース領域、および前記第1導電型とは逆導電型の第2導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第1導電型の第1領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第1領域に比べて、前記第1導電型の不純物濃度から前記第2導電型の不純物濃度を引いた値が低い第2領域とを有する。 (もっと読む)


【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 CMOS構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 (もっと読む)


【課題】RTSノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能する第1導電型の半導体層11、チャネル領域を囲み、半導体層11に活性領域を定義する素子分離絶縁膜21、活性領域の一方に設けられた第2導電型の第1主電極領域62、活性領域の他方に設けられた第2導電型の第2主電極領域63、活性領域の表面のゲート絶縁膜22、多結晶シリコン層を含んで、ゲート絶縁膜22の上に設けられたゲート電極54を備える。多結晶シリコン層は、第1主電極領域62,第2主電極領域63に接する部分は第2導電型の第1多結晶シリコン領域54-2、チャネル領域と素子分離絶縁膜21との境界領域の上部は第1導電型の第2多結晶シリコン領域54-1である。 (もっと読む)


【課題】トランジスタのスイッチング速度を高速化した半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層10と、半導体層10の側面10aに形成され、第1のゲート絶縁膜21、第1のゲート電極22、並びにソース及びドレインとなる2つの第1の不純物層23,24を有する第1のトランジスタ20と、半導体層10の側面10bに形成され、第2のゲート絶縁膜31、第2のゲート電極32、並びにソース及びドレインとなる2つの第2の不純物層33,34を有する第2のトランジスタ30とを具備する。 (もっと読む)


【課題】ゲート電極の不純物分布のバラツキを抑え、STIエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】P型のシリコン基板10の一主面11に、トレンチ22と絶縁物24とを有する素子分離領域25と、素子分離領域25に囲まれた素子領域12であって、シリコン基板10の側面上部17が、トレンチ25に露出した素子領域12を形成し、ゲート絶縁膜40をシリコン基板10の上面14から側面上部17に延在して形成し、N型ポリシリコン32とN型ポリシリコン32の両側のP型ポリシリコン34と、P型ポリシリコン34の下側の側面上部17に沿って設けられたN型ポリシリコン36とを有するゲート電極30を形成する。 (もっと読む)


【課題】他の基板に接合され、かつ薄膜化された基体層に形成されたPMOSトランジスタのサブスレッシュホールド特性を向上することができる半導体装置、その製造方法及び表示装置を提供する。
【解決手段】基板と、基体層に形成され、かつ素子を含むとともに、基板に接合されたデバイス部とを備える半導体装置であって、上記デバイス部は、素子として、少なくともPMOSトランジスタを含み、上記PMOSトランジスタは、基体層のゲート電極側に電気伝導経路を有する半導体装置である。 (もっと読む)


【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】N型シリコン基板1上にゲート酸化膜36およびP+型ゲート電極35を形成する。P+型ゲート電極35の両側にソース/ドレイン領域6を形成する。ゲート酸化膜36およびP+型ゲート電極35中には窒素がドープされ、窒素ドーピング領域30が形成される。 (もっと読む)


【課題】ゲート配線として耐熱性の導電性材料であるタングステン層を用いた場合に、タングステン層の比抵抗を低くすることによって、配線抵抗を十分に低減することを目的とする。
【解決手段】半導体層と、ゲート配線と、前記半導体層と前記ゲート配線との間に挟まれたゲート絶縁層とを有し、前記ゲート配線はタングステン層を有し、前記タングステン層中の酸素濃度を30ppm以下とすることによって、配線抵抗を十分に低減することができる。 (もっと読む)


【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧MOSトランジスタを実現する。
【解決手段】 P型ウェル10上に、チャネル領域chを隔てて、ドレイン領域12及びドレイン側ドリフト領域7を含むN型の第一不純物拡散領域と、ソース領域12及びそース側ドリフト領域8を含むN型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜6を介してゲート電極20が形成されている。ゲート電極20は、N型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極20bの不純物濃度が、前記チャネル領域の上方に位置する部分20aの不純物濃度よりも低濃度である。 (もっと読む)


【課題】改善された特性と強化された機能とを備えたダイオード構造とその製造方法が望まれている。
【解決手段】ゲート・ダイオード構造及びSOI基板(SOI)等の上にゲート・ダイオード構造を製造する方法であって、緩和下地層(34‘)を用いる。緩和下地層は歪下地層(34)から形成される。歪下地層(34)は典型的にはゲート・ダイオード構造と同時に形成される電界効果型トランジスタに用いられる。緩和下地層は歪下地層(34)のイオン注入処理のような処理により形成される。反応性イオンエッチング方法を用いてゲート・ダイオード構造から歪下地層を除去するときのゲート・ダイオードの損傷がないので、歪下地層に比較して、緩和下地層はゲート・ダイオード構造の理想値を改善する。 (もっと読む)


【課題】 抑制された高次無線周波数高調波を有する無線周波数デバイス及び無線周波数回路の製造を可能にする、半導体オン・インシュレータ基板及び関連した半導体構造体、並びに、半導体オン・インシュレータ基板及び関連した半導体構造体を製造する方法を提供する。
【解決手段】 半導体オン・インシュレータ基板及び関連した半導体構造体、並びに、半導体オン・インシュレータ基板及び関連した半導体構造体を製造するための方法が、半導体オン・インシュレータ基板内のベース半導体基板と埋込み誘電体層との界面の下方の位置において、ベース半導体基板内に配置及び形成された高次無線周波数高調波抑制領域をもたらす。高次無線周波数高調波抑制領域は、これに限定するものではないが、希ガス原子などのイオン注入原子を含むことができ、これに限定するものではないが、半導体構造体内の表面半導体層内及びその上に配置及び形成された無線周波数相補型金属酸化膜半導体デバイス(又は代替的には受動デバイス)などの無線周波数デバイスに電力供給するとき、抑制された高次無線周波数高調波をもたらす。 (もっと読む)


【課題】ハンプの発現を抑制し、かつ特性がばらつくことを抑制できる半導体装置を提供する。
【解決手段】半導体層に設けられ、素子形成領域を区画する素子分離膜200と、素子形成領域上に形成され、両端がそれぞれ素子分離膜200上に延伸するゲート電極130と、素子形成領域内に形成され、ゲート電極130の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域となる不純物領域110とを備える。ゲート電極130は、両端それぞれにおいて、素子形成領域と素子分離膜200の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域124を有する。 (もっと読む)


【課題】製造工程におけるプラズマによる電荷の蓄積に起因するゲート絶縁膜の破壊を防ぐとともに、素子の面積の増大を抑制する。
【解決手段】アクティブ領域22が設定されている半導体基板20の、アクティブ領域に設定されたトランジスタ形成領域24にMOS型電界効果トランジスタが形成されている。MOS型電界効果トランジスタの制御電極40は、第1導電型の電極部42、45及び48と、第2導電型の電極部46と、第1導電型の電極部及び第2導電型の電極部の間にpn接合49とを有している。第1導電型の電極部は、アクティブ領域から素子分離領域にわたって形成されている。第2導電型の電極部は、素子分離領域に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。 (もっと読む)


【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 CMOS構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 (もっと読む)


【課題】半導体基板に形成される回路に適したバックゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】まず始めに、Si基板1とSi層5との間に空洞部を形成する。次に、空洞部を残しつつ、当該空洞部内にSiO2膜31a及び31bを形成する。そして、空洞部内を埋め込むようにSi基板1の上方全面にa−Si層を形成する。さらに、第1の熱処理によりa−Si層を多結晶化して、a−Si層からpoly−Si層34を形成する。次に、イオン注入法により、poly−Si層34のうちの空洞部外側に形成された部分34aに不純物を導入する。その後、第2の熱処理により、空洞部外側のpoly−Si層34aから空洞部内側のpoly−Si層34bへ不純物を拡散させる。 (もっと読む)


【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】N型シリコン基板1上にゲート酸化膜36およびP+型ゲート電極35を形成する。P+型ゲート電極35の両側にソース/ドレイン領域6を形成する。ゲート酸化膜36およびP+型ゲート電極35中には窒素がドープされ、窒素ドーピング領域30が形成される。 (もっと読む)


【課題】 SOI型基板に形成される半導体装置において、寄生MOSトランジスタが抑制されたMOSトランジスタを提供する。
【解決手段】 SOI型基板にLOCOS法を用いて形成される半導体装置において、第一導電型のMOSトランジスタのゲート電極となる多結晶シリコンを、シリコン活性層の厚さが減じるLOCOS分離端においては第一の導電型、シリコン活性層の厚さが一定であるチャネルとなる領域においては第二の導電型とした。 (もっと読む)


【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第1絶縁層11と、第1絶縁層11を挟むように配置された第1半導体層12及び第2半導体層13とにより構成されたSOI構造10を備えている。そして、第1半導体層12は、第1活性領域15が形成されると共に、平坦化膜16を介して支持基板17に貼り付けられている。 (もっと読む)


【課題】 完全空乏型SOIデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ESD保護素子がESD破壊強度を充分に確保しつつ内部素子のESD保護を可能とする構造を提供する。
【解決手段】 半導体薄膜層上に形成される完全空乏型SOICMOSのNMOSドレインは、一辺がソースに対向するように形成されるのに対し、ESD入出力保護素子となるNMOS保護トランジスタを半導体支持基板上に形成し、N型保護トランジスタのドレインはソースの周囲を囲うようにして形成され、ソース周囲からドレインまでの最短距離は常に一定とすることで、ESD破壊強度を充分に確保し、かつESDノイズに弱い完全空乏型SOICMOSデバイスの入出力保護、特に出力保護を可能にする構造とした。 (もっと読む)


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