【課題】画質劣化を抑制することが可能な表示装置および電子機器を提供する。
【解決手段】有機ＥＬ表示装置１は、駆動側基板１０上に、有機ＥＬ素子１０Ａと、トランジスタ１０Ｂと、映像信号に対応する電荷を保持する保持容量素子１０Ｃとを備えたものである。保持容量素子１０Ｃは、酸化物半導体よりなる半導体層１１上に絶縁膜１２Ｂを介して導電膜１３Ｂを有し、かつ半導体層１１上の選択的な領域に、導電膜１３Ｂおよび絶縁膜１２Ｂのうちの少なくとも一部が除去されてなる凹部を有している。保持容量素子１０Ｃでは、そのような凹部を通じて、半導体層１１の酸化物半導体から酸素が離脱し易くなり、これにより、印加電圧に依存する容量変動が抑制される。 （もっと読む）

【課題】デバイスの破壊電圧を大きく低下させずにＬＤＭＯＳデバイスのオン抵抗を減少可能にすること。
【解決手段】半導体デバイスが、第１導電型の基板、基板の少なくとも一部分上に形成された絶縁層、および絶縁層の少なくとも一部分上に形成された第２導電型のエピタキシャル層を備える。第１、第２導電型のソース／ドレイン領域が、エピタキシャル層内でその上面に近接して形成され、第１、第２ソース／ドレイン領域は互いに横に間隔を置いて設置される。ゲートは、エピタキシャル層の上でその上面に近接して、少なくとも部分的に第１および第２ソース／ドレイン領域の間に形成される。このデバイスはさらに、エピタキシャル層と、絶縁層を貫通して形成され、基板、第１ソース／ドレイン領域、およびエピタキシャル層と直接に電気的に接続するように構成された第１のソース／ドレイン接点と、エピタキシャル層を貫通して形成され、第２ソース／ドレイン領域に直接に電気的に接続できるように構成された第２ソース／ドレイン接点とを備える。 （もっと読む）

【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ^＋型横方向導電層４およびＮ⁻型表面層５が積層されている。ボックス層３上には、Ｎ⁻型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ⁻型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ^＋型横方向導電層４とに接続されたＮ^＋型縦方向導電層１７が形成されている。 （もっと読む）

【課題】トランジスタのスイッチング速度を高速化した半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁層の一部上に形成された半導体層１０と、半導体層１０の側面１０ａに形成され、第１のゲート絶縁膜２１、第１のゲート電極２２、並びにソース及びドレインとなる２つの第１の不純物層２３，２４を有する第１のトランジスタ２０と、半導体層１０の側面１０ｂに形成され、第２のゲート絶縁膜３１、第２のゲート電極３２、並びにソース及びドレインとなる２つの第２の不純物層３３，３４を有する第２のトランジスタ３０とを具備する。 （もっと読む）

【課題】優れた結晶性を有する酸化物半導体膜を作製する。
【解決手段】酸化物半導体の膜を形成するに際し、基板を第１の温度以上第２の温度未満に加熱しつつ、基板の、典型的な長さが１ｎｍ乃至１μｍの部分だけ、第２の温度以上の温度に加熱する。ここで、第１の温度とは、何らかの刺激があれば結晶化する温度であり、第２の温度とは、刺激がなくとも自発的に結晶化する温度である。また、典型的な長さとは、その部分の面積を円周率で除したものの平方根である。 （もっと読む）

バックゲート上に配置される浮遊ボディセルのアレイと、バックゲートから間隔の開いた浮遊ボディセルのソース領域およびドレイン領域と、を含む浮遊ボディセル構造。浮遊ボディセルは、ピラーの間に伸長するチャネル領域を有する大量の半導電性材料を各々含み、ピラーは、Ｕ形状トレンチなどの間隙によって分離されうる。アレイの浮遊ボディセルは、別のゲートに電気的に結合され、別のゲートは、大量の半導電性材料の側壁上に配置されてもよいし、大量の半導電性材料の間隙内に配置されてもよい。浮遊ボディセルデバイスを形成する方法も開示される。
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【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】耐圧が維持されるとともに絶縁耐量の高いワイヤ配線が電極に配線される誘電体分離型半導体装置を提供する。
【解決手段】誘電体分離型半導体装置は、支持基板、埋込誘電体層および半導体基板から構成される誘電体分離型基板を具備し、半導体基板は、選択的に形成される第１半導体領域と、第１半導体領域をその外周縁から所定の距離だけ離間して取り囲むように設けられる第２導電型の第２半導体領域と、第１半導体領域に接合される第１主電極と、第２半導体領域に接合される第２主電極と、を備え、支持基板は、第１半導体領域に重畳する領域を内包する位置に貫通孔と、貫通孔の開口に現れる埋込誘電体層の領域に接して配設されるシリコーンラダーポリマー層と、貫通孔の開口に現れる埋込誘電体層の領域、シリコーンラダーポリマー層に接して配設される裏面電極と、シリコーンラダーポリマー層に囲まれる空間を埋めて平坦化する第１ハンダと、を備える。 （もっと読む）

【課題】高いしきい値電圧と大きい動作電流とを両立した電界効果トランジスタを提供すること。
【解決手段】基板と、前記基板上に形成され、窒化物系化合物半導体からなり、チャネル層を含む半導体層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層上において前記ゲート電極を挟むように配置されたソース電極およびドレイン電極と、を備え、前記チャネル層の表面の、少なくとも前記ゲート電極直下の領域が、窒素極性の表面を含む。 （もっと読む）

【目的】ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置およびそれを用いた高電圧集積回路装置を提供することにある。
【構成】半導体基板１００上に誘電体層１０１を介して半導体層１０２が形成され、半導体層１０２上にドレイン層１１３と、ドレイン層１１３を内包するように形成されたバッファ層１１２と、ドレイン層１１３と離間し、その周りを囲むように形成されたソース層１１４と、ソース層１１４を内包するように形成されたウエル層１１１と、半導体層１０２上にゲート絶縁膜を介して形成されたゲート電極１１０と、を備えた高耐圧半導体装置において、ドレイン層１１３及び、バッファ層１１２の平面形状が非連続または連続の環状とする。 （もっと読む）

【課題】耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】ｐ型の導電型を有する基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成され、ｐ型の導電型を有するｐ型半導体層を前記基板側に配置したリサーフ構造を有する半導体動作層と、前記半導体動作層上に形成されたソース電極、ドレイン電極、およびゲート電極と、を備える。好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたｎ型の導電型を有するリサーフ層を備える。また、好ましくは、前記リサーフ構造は、前記ｐ型半導体層上に形成されたアンドープのキャリア走行層と、前記キャリア走行層上に形成され該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを備える。 （もっと読む）

【課題】同一支持体上に第一歪みによる歪みが与えられた少なくとも一つの半導体領域と、第二歪みとは異なる第二歪みによる歪みが与えられた少なくとも一つの半導体領域とを備えたマイクロエレクトロニクス装置の製造方法を提供する。
【解決手段】プレ歪み層上の半導体領域の形成、その後の、プレ歪み層の厚さにわたって延伸するトレンチの形成が含まれ、トレンチのレイアウト及び寸法の関数としての半導体領域の寸法及びレイアウトは、プレ歪み層と同じ種類の歪みを有する半導体領域及びプレ歪み層のものとは異なる種類の歪みを有する半導体領域が得られるようにされる。 （もっと読む）

核種を歪み半導体層の中に導入する方法であって、露出した歪み半導体層を含む第１領域を備えた基板を用意し、該基板を反応チャンバの中に投入するステップと、少なくとも露出した歪み半導体層の上に、気相堆積（ＶＰＤ）によって等方性の第１核種含有層を形成するステップと、続いて、第１熱処理を実施し、これにより第１核種含有層から第１核種の少なくとも一部を歪み半導体層の中に拡散し、歪み半導体層の中に拡散した第１核種の少なくとも一部を活性化するステップとを含む。
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【課題】簡単な工程で絶縁膜、半導体膜、導電膜等の膜パターンを有する基板を作製する方法を提供する。また、層間絶縁膜、平坦化膜、ゲート絶縁膜等の絶縁膜、配線、電極、端子等の導電膜、半導体膜等の半導体素子の各部位の膜を形成する方法を提供する。また、低コストで、スループットや歩留まりの高い半導体装置の作製方法を提供する。
【解決手段】ガリウムと亜鉛を含む液滴を吐出して、基板上に膜パターンを形成する。または、印刷法により、基板上にガリウムと亜鉛を含む材料を用いて膜パターンを形成する。 （もっと読む）

【課題】薄膜トランジスタのソース領域およびドレイン領域の低抵抗化、および短チャネル効果を抑制しＳ値を低減した半導体装置およびその作製方法を提供することを目的とする。
【解決手段】第１の半導体層１０２の上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、前記ゲート電極の側面に形成されたサイドウォール２０１と、該サイドウォールの端部２０２と、前記第１の半導体層１０２上に接して積層された第２の半導体層１０６と、を有し、前記第２の半導体層１０６は前記サイドウォールの端部２０２の少なくとも一部を覆って形成されている。 （もっと読む）

【課題】ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
【解決手段】複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ_１(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが、Ｎ＞３１×σ_１^-1なる式（１）の関係を満たすことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】高性能、高品質のチャ領域を構成することができるＺｎＯ系トランジスタを提供する。
【解決手段】Ｍｇ_ＺＺｎＯ基板１上に、Ｍｇ_ＸＺｎＯ層２、Ｍｇ_ＹＺｎＯ層３が積層されている。Ｍｇ_ＸＺｎＯ層２とＭｇ_ＹＺｎＯ層３の界面で２次元電子ガスが発生する。４はゲート絶縁膜又は有機物電極であり、Ｍｇ_ＹＺｎＯ層３に接して形成されている。ゲート絶縁膜又は有機物電極４上にはゲート電極５が、ドナードープ部３ａ上には各々ソース電極６、ドレイン電極７が形成されている。このように、トランジスタのチャネル領域をＭｇＺｎＯ層で形成する。 （もっと読む）

【課題】基板上に積層された薄膜に影響を与えない絶縁性ＺｎＯ系基板を用いたＺｎＯ系トランジスタを提供する。
【解決手段】Ｍｇ_ＺＺｎＯ基板１上に、Ｍｇ_ＸＺｎＯ層２、Ｍｇ_ＹＺｎＯ層３が積層されている。Ｍｇ_ＸＺｎＯ層２とＭｇ_ＹＺｎＯ層３の界面で２次元電子ガスが発生する。４はゲート絶縁膜又は有機物電極であり、Ｍｇ_ＹＺｎＯ層３に接して形成されている。ゲート絶縁膜又は有機物電極４上にはゲート電極５が、ドナードープ部３ａ上には各々ソース電極６、ドレイン電極７が形成されている。Ｍｇ_ＺＺｎＯ基板１は、遷移金属を含み、かつ抵抗率が１×１０^５Ωｃｍ以上に絶縁化されている。 （もっと読む）

【課題】比較的低温下で、結晶粒や成長方向の制御を確実に行うことができ、これにより半導体特性に優れたポリシリコン層を効率よく形成可能なシリコンの結晶化方法、熱処理を施すことにより良好な結晶化がなされる非晶質部を備える接合体、前記結晶化方法により形成された半導体部を備える半導体装置を製造する方法、および、この方法により製造された半導体装置を提供すること。
【解決手段】本発明のシリコンの結晶化方法は、ａ−Ｓｉ膜３０ａ（非晶質部）と、ｃ−Ｓｉの種結晶３０ｃとを用意する工程と、ａ−Ｓｉ膜３０ａの表面と種結晶３０ｃの表面に、それぞれエネルギーを付与する工程と、ａ−Ｓｉ膜３０ａと種結晶３０ｃとを接合し接合体３０５を得る工程と、接合体３０５を加熱することにより、ａ−Ｓｉ膜３０ａを結晶化する工程とを有する。これにより、ａ−Ｓｉ膜３０ａと種結晶３０ｃとの接合界面が成長核となって結晶化が進行する。 （もっと読む）

【課題】絶縁膜と半導体層の界面準位を効果的に低減し，大電流を流すことのできるIII族窒化物半導体を用いた電界効果トランジスタを提供する。
【解決手段】GaN系MOSFETは、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成されたp型GaN層の半導体層３と、半導体層３のチャネル領域上にSiO₂から成るゲート酸化膜５を介して形成されたゲート電極８と、ソース電極６及びドレイン電極７と、半導体層３のチャネル領域の両側に形成され、ソース電極６及びドレイン電極にそれぞれオーミック接触するコンタクト領域４ｓ及び４ｄとを備える。ゲート酸化膜５であるSiO₂をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした。 （もっと読む）