【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】結晶性の高い微結晶シリコン膜を作製する方法を提供する。
【解決手段】本発明の微結晶シリコン膜の作製方法は、絶縁膜５５上に、第１の条件により第１の微結晶シリコン膜５７をプラズマＣＶＤ法で形成し、第１の微結晶シリコン膜上に、第２の条件により第２の微結晶シリコン膜５９を形成し、第１の条件は、処理室内に供給する原料ガスとしてシリコンを含む堆積性気体と水素が含まれたガスを用い、堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上１３３３Ｐａ以下とする条件であり、第２の条件は、処理室内に供給する原料ガスとしてシリコンを含む堆積性気体と水素が含まれたガスを用い、堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上１３３３２Ｐａ以下とする条件である。 （もっと読む）

【課題】 一対のソース・ドレイン電極上の酸化物半導体薄膜層の結晶性を良好にし、リーク電流の増大、電流駆動能力の低下、電流律速を抑制した、高いＴＦＴ特性を有する薄膜トランジスタ及びその製法を提供する。
【解決手段】 基板上に間隙を有して形成される一対のソース・ドレイン電極４と、チャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層５と、該酸化物半導体薄膜層が形成される下地膜３を有する薄膜トランジスタであって、前記下地膜３が、該一対のソース・ドレイン電極上で、且つ、該一対のソース・ドレイン電極４夫々における上側表面の一部の領域を被覆しないように形成され、前記酸化物半導体薄膜層５が該下地膜３上に形成され、且つ該一対のソース・ドレイン電極４における該一部の領域４ａと接していることを特徴とする薄膜トランジスタである。 （もっと読む）

【課題】ＺｎＯ半導体膜を用い、ソース電極及びドレイン電極にｎ型又はｐ型の不純物を添加したＺｎＯ膜を用いたときでも欠陥や不良が生じない半導体装置及びその作製方法を提供する。
【解決手段】ゲート電極３上の酸化珪素膜又は酸化窒化珪素膜からなるゲート絶縁膜５と、前記ゲート絶縁膜上のＡｌ膜又はＡｌ合金膜１１ａと、前記Ａｌ膜又はＡｌ合金膜１１ａ上のｎ型又はｐ型の不純物が添加されたＺｎＯ膜１１ｂと、前記ｎ型又はｐ型の不純物が添加されたＺｎＯ膜１１ｂ上及び前記ゲート絶縁膜５上のＺｎＯ半導体膜１３とを有する。 （もっと読む）

【課題】ソース、ドレインおよびチャネルが同導電型で構成されたトランジスタにおいて、ソース−ドレイン間の導通を良好に遮断する。
【解決手段】半導体装置１００は、半導体基板１０２上にＢＯＸ層１１０およびＳＯＩ層１０６がこの順で形成されたＳＯＩ基板と、ＳＯＩ層１０６に形成された第１導電型のドレイン領域１０６ａおよび１０６ｂと、これらの間に設けられた第１導電型のチャネル領域１０６ｃと、チャネル領域１０６ｃ上に形成されたゲート絶縁膜１１２およびその上に形成された第１のゲート電極１１４とを含む。チャネル領域１０６ｃの下方にドープトシリコンまたは金属からなる導電層１０８がＳＯＩ層１０６の膜厚よりも狭い間隔で設けられる。また、チャネル領域１０６ｃと導電層１０８との間にＢＯＸ層１１０が設けられる。 （もっと読む）

【課題】平坦化膜の下層にある第１導電部と、平坦化膜の上層にある第２導電部とが電気的に接続されてショートすることを抑制する薄膜積層基板等を提供すること。
【解決手段】本発明に係る薄膜積層基板は、基板１上に凹凸パターン表面が形成された平坦化膜１０を備え、その下層に複数の第１導電部（２、３等）を、その上層に第２導電部（１１、１２）を有する薄膜積層基板５０であって、第１導電部（２、３等）の凸状部が形成されている領域で、かつその上層に第２導電部（１１、１２）を備える領域の内、薄膜トランジスタ形成領域Ａ及び配線と交差する領域Ｂを外して、平坦化膜１０表面の凹凸パターンが形成されている。 （もっと読む）

【課題】 液晶表示装置の薄膜トランジスタ基板及びその製造方法が開示されている。
【解決手段】 シリコン元素を含む基板、前記基板上に形成された拡散防止膜、及び前記拡散防止膜上に形成され、前記拡散防止膜形成物質が０．５〜１５ａｔ％範囲で含まれた銅合金層を含んで形成される。前記拡散防止膜は、Ｚｒ、Ｔｉ、Ｈｆ、Ｖ、Ｔａ、Ｎｉ、Ｃｒ、Ｎｂ、Ｃｏ、Ｍｎ、Ｍｏ、Ｗ、Ｒｈ、Ｐｄ、Ｐｔ等のような化合物を５０〜５０００Å範囲で蒸着して熱処理して、シリサイド化合物に変換して製造する。銅合金配線を用いてトランジスタ基板を製造するので、低い抵抗と高い伝導度を具現することができる。又、薄い厚さの拡散防止膜と同じ元素を添加した銅合金と用いて銅配線を形成したので、同時エッチングが可能であり、後続工程で基板との相互拡散を防止することができる。
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【課題】 ポリマー系有機半導体材料を用いたｐ型ＦＥＴを用いて実用的集積回路を構成できるようにすること。
【解決手段】 集積回路を構成するトランジスタとしてｐ型ＦＥＴのみを用いたものである。基本回路の例として（ａ）インバーター回路、（ｂ）ＡＮＤ回路、（ｃ）ＯＲ回路を示す。同図において、１〜１２はｐ型ＦＥＴである。ｐ型ＦＥＴだけで構成し、出力部にもｐ型ＦＥＴのみを用いたソースフォロワ回路を用いたアナログアンプも可能である。 （もっと読む）