【課題】ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置を提供する。
【解決手段】半導体装置（１）は、ＬＯＣＯＳ酸化膜（２２）の半導体基板の表面に対してラテラル方向に終端しているエッジ（２２ａ、２２ｂ）の少なくとも一部（２２ａ、２２ｂ）が、上面と下面とに１５度以上３０度以下の角度（θ）で挟まれて終端するプロファイルを有している。 （もっと読む）

【課題】ゲート絶縁膜の膜減り及びダメージを抑え、微細なトランジスタを歩留まり良く作製する。
【解決手段】絶縁表面上の半導体膜と、半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の、第１の金属膜および第１の金属膜上の第２の金属膜を有するゲート電極と、ゲート絶縁膜上に形成され、かつ第１の金属膜の側面と接し、第１の金属膜と同一の金属元素を有する金属酸化物膜と、を有し、第２の金属膜より第１の金属膜のほうが、イオン化傾向が大きい半導体装置である。 （もっと読む）

【課題】シュリンク技術を利用して、コンタクトホールとして利用できる複数の凹部を１回のレジストマスク工程で異なる深さ寸法に形成することのできるコンタクトホールの形成方法、および電気光学装置の製造方法を提供すること。
【解決手段】電気光学装置の素子基板１０上にコンタクトホールを形成するにあたって、まず、第１開口部１７ａおよび第２開口部１７ｂを備えたレジストマスク１７を層間絶縁膜４２の表面に形成した後、第１開口部１７ａおよび第２開口部１７ｂから層間絶縁膜４２および絶縁膜４９をエッチングする。その後、シュリンク工程において、レジストマスク１７を変形させて第２開口部１７ｂを塞ぐ一方、第１開口部１７ａの開口面積を狭める。次に、第１開口部１７ａから層間絶縁膜４１およびゲート絶縁層２をエッチングする。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。 （もっと読む）

【課題】厚いゲート絶縁層を有する薄膜トランジスタと、薄いゲート絶縁層を有する薄膜トランジスタとを備えた回路基板を提供する。
【解決手段】ポリシリコン半導体層の上下に、ボトムゲート型薄膜トランジスタのゲート絶縁層とトップゲート型薄膜トランジスタのゲート絶縁膜とを各々設け、トップゲート型薄膜トランジスタのゲート絶縁膜の厚さをボトムゲート型薄膜トランジスタのゲート絶縁層の厚さと異ならせる。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】結晶異方性を有する領域と結晶異方性を有さない領域とを含む結晶化半導体膜を用いて薄膜トランジスタの集積化を容易に行なうことができる半導体素子基板の製造方法および半導体素子基板を提供する。
【解決手段】絶縁基板上に成膜した非晶質半導体膜５６の下方に加熱促進層３０を形成した領域と、加熱促進層３０を形成しない領域とを設け、非晶質半導体膜５６にレーザビーム１８を照射する。このとき、加熱促進層３０によってレーザビーム１８が反射または吸収されることにより、非晶質半導体膜５６は裏面側からも結晶化が促進される。これにより、加熱促進層３０が形成された領域には結晶の配向が揃った第１の結晶性半導体膜５４が形成され、形成されない領域には結晶の配向がランダムな第２の結晶性半導体膜５５が形成される。 （もっと読む）

【課題】トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。 （もっと読む）

【課題】アクティブマトリクス型基板において、薄膜トランジスタと、その端子接続部を同時に作り込み、少ないマスク数で歩留まりの良い表示装置を提供する。
【解決手段】画素部および外部入力端子を有する表示装置であって、画素部は、ゲート電極と、半導体膜と、ゲート電極上に形成された絶縁膜、および絶縁膜上に半導体膜と電気的に接続された電極を有するＴＦＴを有し、外部入力端子は、ゲート電極と同じ層に形成された第１の配線と、電極と同じ層に形成され、絶縁膜に形成されたコンタクトホールを介し第１の配線と接続された第２の配線と、第２の配線に接続され、第２の配線上に形成された透明導電膜と、第２の配線と透明導電膜が接続している位置で透明導電膜と電気的に接続するフレキシブルプリント配線板を有する表示装置。 （もっと読む）

【課題】酸化物半導体を用いたトランジスタでは、酸化物半導体膜への水素原子の混入が信頼性に悪影響を与える。製造後の半導体装置に混入しうる、水素原子を有する物質として代表的なものは、水である。そこで酸化物半導体を用いた半導体装置に混入する、水素原子を有する物質、特に水を低減することとする。
【解決手段】高密度な酸化窒化シリコン膜は水を含む雰囲気下であっても水の侵入を防ぐ効果が高く、膨潤が少ないことが明らかとなった。そこで高密度な酸化窒化シリコン膜を保護膜として設け、酸化物半導体を用いた半導体装置への水の侵入を防ぐ。具体的には、密度が２．３２ｇ／ｃｍ^３以上、またはプレッシャークッカー試験前後において膨潤率が４体積％以下、またはフーリエ変換型赤外分光法によるスペクトルのピーク（極大吸収波数）が１０５６ｃｍ^−１以上に現れる、酸化窒化シリコン膜を保護膜として用いる。 （もっと読む）

【課題】画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供する。
【解決手段】半導体膜107と基板との間に第１の絶縁膜を介して設けられた第１の配線102を、半導体膜107と重ねて設け、遮光膜として用いる。さらに半導体膜上にゲート絶縁膜として用いる第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極と第２の配線134を形成する。第１及び第２の配線は、第１及び第２の絶縁膜を介して交差する。第２の配線134の上層には、層間絶縁膜として第３の絶縁膜を形成し、その上に画素電極147を形成する。画素電極147は、第１の配線及び第２の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極147の面積を大型化できる。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】基板に生じるクラックの発生を防止した薄膜形成方法を提供する。
【解決手段】薄膜形成方法は、基板を準備する基板準備工程と、基板上に第１薄膜を形成する第１薄膜形成工程と、第１薄膜に対して光線を相対走査して照射することにより、第１薄膜を結晶化する結晶化工程と、結晶化工程において第１薄膜に生じる熱の基板への伝導量を低下させる緩和層を、結晶化工程の前に、基板の端部領域及び基板を切断する際に切断線が通る領域の少なくとも一方を含む領域に形成する緩和層形成工程とを含む。 （もっと読む）

【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）

【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】ソース領域１１０は、溝部３００側面の第２面３２に面し、一部が面３１と面３２の交線と平行な方向に延在する。ドリフト領域１４０は、溝部３００のうち面３２と反対の面３３に面し、一部が面３１および面３３の交線と平行な方向に延在して設けられ、ソース領域１１０よりも低濃度に形成される。ドレイン領域１２０は、ドリフト領域１４０を介し溝部３００の反対側に位置し、ドリフト領域１４０と接するように設けられ、ドリフト領域１４０よりも高濃度に形成される。第１ゲート絶縁層２００は、溝部３００の側面のうち面３２と面３３に交わる方向の面である面３４と接するとともに、面３１上のうち少なくともチャネル領域１３０と接する。ゲート電極４００は、第１ゲート絶縁層２００上に設けられ。溝部３００はドリフト領域１４０よりも深い。 （もっと読む）

【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】第１導電型の第１ドリフト領域１４０は、平面視でソース領域１１０から離間して設けられている。第１導電型の第２ドリフト領域１５０は、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。チャネル領域１３０上には、ゲート絶縁層２００およびゲート電極４００が設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接している。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】ショートチャネル特性などを向上する。
【解決手段】ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃの上面に、バックゲート絶縁膜４０１を介してバックゲート電極１２１を金属材料で形成する。ここでは、バックゲート電極１２１，２２１について、半導体活性層１１１Ｃの上面においてゲート電極１１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂに対応する部分を被覆するように、バックゲート電極１２１を形成する。 （もっと読む）