【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。 （もっと読む）

【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】オフリーク電流の抑制および駆動電流の増大を図ることが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置において、ゲート電極は、第１および第２のソース・ドレイン領域の間に設けられた第１リセス内に少なくとも一部がゲート絶縁膜を介して埋め込まれて第１および第２のソース・ドレイン領域よりも深い位置まで形成される。チャネルは、素子領域においてゲート絶縁膜に隣接して第１および第２のソース・ドレイン領域の間に形成される。一対の応力付与部は、素子分離領域において、ゲート電極のゲート幅方向に垂直な面内において第１および第２のソース・ドレイン領域の下部のチャネルと重複する領域に設けられ、素子分離領域の構成材料と異なる絶縁材料からなりチャネルに対してゲート幅方向の両側から応力を付与する。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】ＲＣＡＴの電流駆動能力を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１１は、ゲート溝１３を有している。拡散層１２は、ゲート溝１３の上部に対応する半導体基板１１の表面領域に形成されている。ゲート絶縁膜１４は、ゲート溝の壁面に形成されている。ゲート電極１５は、ゲート溝１３の内部及びゲート溝１３の外部に形成されている。圧縮応力を有する膜１６は、ゲート溝１３の外部のゲート電極１５の全面に形成されている。 （もっと読む）

【課題】改善された高周波性能およびオン状態特性を可能にするＭＯＳデバイスを提供すること。
【解決手段】ＭＯＳデバイスは、第１の伝導型の半導体層と、半導体層の上面に近接して半導体層中に形成された第２の伝導型の第１および第２のソース／ドレイン領域とを含む。第１および第２のソース／ドレイン領域は、互いに間隔を開けて配置されている。ゲートは、少なくとも部分的に第１のソース／ドレイン領域と第２のソース／ドレイン領域との間の半導体層の上に形成され、かつ半導体層から電気的に絶縁されている。第１および第２のソース／ドレイン領域のうちの少なくとも特定の１つは、半導体層とその特定のソース／ドレイン領域との間の接合の幅よりも実質的に大きな実効幅を有して形作られている。 （もっと読む）

【課題】ゲートリーク電流が少なく、かつ電流コラプスが抑えられた半導体装置の提供。
【解決手段】第１の態様においては、窒化物系半導体で形成された半導体層１１０と、半導体層上に開口を有して設けられ、タンタル酸窒化物を含む第１絶縁膜１２０と、第１絶縁膜の開口において半導体層上に積層された第２絶縁膜１３０と、第２絶縁膜上に設けられたゲート電極１４０と、を備える半導体装置を提供する。ここで、第２絶縁膜は、第１絶縁膜より絶縁性が高い絶縁膜により構成される。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】チャネル移動度の低下を抑制しつつ閾値電圧を制御する炭化珪素半導体装置の製造方法の提供を目的とする。
【解決手段】本発明の炭化珪素半導体装置の製造方法は、（ｂ）二酸化珪素膜が形成された炭化珪素基板を窒化処理する工程と、（ｃ）窒化処理された炭化珪素基板を水蒸気を含んだ酸素雰囲気で熱処理する工程とを備える。工程（ｃ）は、（ｃ１）窒化処理された炭化珪素基板を投入した熱処理炉の温度を不活性ガス雰囲気中で昇温又は降温する工程を含む。工程（ｃ１）は、窒化処理直後のチャネル移動度をμ_ch、昇温又は降温開始時刻をｔ＝０、熱処理開始時刻をｔ＝ｔ₁、熱処理終了時刻をｔ＝ｔ₂、熱処理炉からの基板取出時刻をｔ＝ｔ₃、ボルツマン定数をｋ、時刻ｔにおける熱処理炉の温度をＴ（Ｋ）とした場合に、式（１）により求められる炭化珪素基板中のチャネル移動度の低下率が１０％以下となるように昇温速度及び／又は降温速度を決定する。 （もっと読む）

【課題】ウルツ鉱型結晶構造の半導体を用いた電界効果トランジスタで、電極との接触抵抗を高くすることなく、バンドギャップエネルギーのより大きな半導体から障壁層が構成できるようにする。
【解決手段】ゲート電極１０４を挟んで各々離間して障壁層１０３の上に接して形成された２つの電流トンネル層１０５と、各々の電流トンネル層１０５の上に形成された２つのキャップ層１０６とを備える。電流トンネル層１０５の分極電荷は、障壁層１０３の分極電荷よりも大きい。 （もっと読む）

【課題】オン電流が大きい半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、単結晶シリコンからなり、上面が（１００）面であり、前記上面にトレンチが形成された基板と、少なくとも前記トレンチの内部に設けられたゲート電極と、前記基板における前記トレンチを挟む領域に形成されたソース・ドレイン領域と、前記基板と前記ゲート電極との間に設けられたゲート絶縁膜と、を備える。前記トレンチは、シリコンの（１００）面からなる底面、前記底面に接し、シリコンの（１１１）面からなる一対の斜面、及び前記斜面に接し、シリコンの（１１０）面からなる一対の側面により構成されており、前記ソース・ドレイン領域は、前記側面及び前記斜面に接し、前記底面の中央部には接していない。 （もっと読む）

【課題】漏洩電流発生を最小化すると同時にオン電流（Ｏｎ ｃｕｒｒｅｎｔ）を増加させ得る二重ゲート電極構造を含む半導体装置及びその製造方法が提供される。
【解決手段】本発明による半導体装置は、基板に配置されるゲート電極と、前記ゲート電極の両端に各々隣接するように前記基板に配置される第１不純物注入領域及び第２不純物注入領域と、前記第１不純物注入領域と前記第２不純物注入領域との間に配置されるチャンネル領域を含み、前記ゲート電極は前記第１不純物注入領域に隣接する第１サブゲート電極と前記第２不純物注入領域に隣接する第２サブゲート電極と、を含み、前記第１サブゲート電極と前記第２サブゲート電極とは前記チャンネル領域の上に配置される。この半導体装置では１つのチャンネル領域が２つのサブゲートによって独立的に制御されて漏洩電流発生を最小化できる。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、内部にオミックパターン電極を備え、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成することによって、ノーマリ−オフ動作すると共に高耐圧及び高電流で動作可能な、半導体素子及び製造方法を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０と離間され、窒化物半導体層３０にショットキー接合されるソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、ドレイン電極５０と離間されるように誘電層４０上に配設され、一部が誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上部に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】ゲート絶縁膜界面材料としてＧｅＯ₂ を用いた場合においてもＧｅＯ₂ 層の劣化を抑制することができ、素子の信頼性向上をはかると共に、プロセスの歩留まり向上をはかる。
【解決手段】本発明の実施形態による電界効果トランジスタは、Ｇｅを含む基板１０上の一部に設けられた、少なくともＧｅＯ₂ 層を含むゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極３０と、ゲート電極３０下のチャネル領域を挟んで前記基板に設けられたソース／ドレイン領域５０と、前記ゲート絶縁膜２０の両側部に形成された窒素含有領域２５と、を備えた。 （もっと読む）

【課題】ピンチオフ特性を維持しながら動作効率を向上することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１１と、基板１１上方に形成された電子走行層１２と、電子走行層１２上方に形成された電子供給層１３と、電子供給層１３上方に形成されたソース電極１５ｓ及びドレイン電極１５ｄと、電子供給層１３上方で、ソース電極１５ｓ及びドレイン電極１５ｄの間に形成された第１のゲート電極１５ｇ−１及び第２のゲート電極１５ｇ−２と、が設けられている。ゲート電極１５ｇ−１の仕事関数は、第２のゲート電極１５ｇ−２の仕事関数よりも低い。 （もっと読む）

【課題】ＣＭＯＳトランジスタのソース−ドレイン置換技術に関し、装置一式を利用して基板材料に窪みをエッチングして、その後、応力を有する異なる材料を堆積することに関し、大気に曝すことなく、エッチングとその後の堆積とを行う方法の提供。
【解決手段】エッチングおよびデポジションによりＣＭＯＳトランジスタの接合領域を形成する方法であって、
第１接合領域２７０を形成すべくゲート電極１９０の隣の基板１２０の第１箇所と、前記基板１２０に第２接合領域２８０を形成すべく前記ゲート電極１９０を介して前記第１箇所とは反対側に位置する前記基板１２０の第２箇所とを除去する工程と、前記第１接合領域２７０と前記第２接合領域２８０とに結晶質材料のエピタキシャル厚みを有する層を形成する工程とを含み、前記除去する工程と前記形成する工程は同一のチャンバ内で前記チャンバの封止を破ることなく行う。 （もっと読む）

【課題】駆動電流を向上したｎＭＯＳトランジスタを備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板の素子領域１０１の上にゲート絶縁膜１１１を介在させて形成されたゲート電極１１２と、素子領域１０１におけるゲート電極１１２の両側方に形成され、ｎ型不純物及び炭素を含むソースドレイン領域１２２とを備えている。ソースドレイン領域１２２を構成するシリコン及びソースドレイン領域１２２に含まれる炭素の少なくとも一方は、主同位体よりも質量数が大きい安定同位体の存在比が、天然存在比よりも高い。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）