【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】可変ゲート電界効果トランジスタ（ＦＥＴ）及びこのＦＥＴを備える電気電子装置を提供する。
【解決手段】熱によるＦＥＴのソース及びドレイン間の電流減少の問題を効果的に解決し、またＦＥＴの温度を低めることができる可変ゲートＦＥＴ及びこのＦＥＴを備える電気電子装置を提供し、可変ゲートＦＥＴは、ＦＥＴと、ＦＥＴの表面または発熱部分に取り付けられ、回路的には、ＦＥＴのゲート端子に連結されておりゲート端子の電圧を変化させるゲート制御素子と、を備え、ＦＥＴの温度が所定温度以上に上昇しているときに、ゲート制御素子が、ゲート端子の電圧を変化させて、ＦＥＴのソース及びドレイン間のチャンネル電流を制御する。 （もっと読む）

【課題】基板上にヒューズ素子を備える半導体装置において、ヒューズを切断しやすくし、かつヒューズ切断状態を確実に得る。
【解決手段】半導体装置１は、基板１０上に、ＭＩＰＳ構造を有するＭＯＳトランジスタとヒューズ素子１００を備える。ヒューズ素子１００は、基板１０の上に設けられた金属膜２８と、金属膜２８の上に設けられた絶縁膜３０と、絶縁膜３０の上に設けられたシリコン層３４と、シリコン層３４の上の少なくとも一部を覆うシリサイド層７３と、からなる。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】入力電圧ライン１１と誘導性負荷Ｌとの間に接続される第１のスイッチング素子Ｍ１を有するハイサイドスイッチング素子と、誘導性負荷Ｌと基準電圧ラインとの間に並列接続される第２のスイッチング素子Ｍ２と第３のスイッチング素子Ｍ３とを有するローサイドスイッチング素子と、を備え、ローサイドスイッチング素子における誘導性負荷Ｌに接続される端子にサージが印加されたとき、サージ電流は第３のスイッチング素子Ｍ３を介して基準電圧ラインへと放電される。 （もっと読む）

【目的】ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化し、過電流となった主電流を確実に遮断できて、電気経路を確実に開放できるヒューズ素子を半導体基板内に形成した半導体装置およびその製造方法を提供する。
【解決手段】ｐ半導体基板１に形成したトレンチ１８の内壁にシリコン酸化膜２１を介してヒューズ素子２２を形成し、トレンチ１８の開口部を塞ぐようにポリイミド膜２３を被覆することで、溶断したヒューズ素子２２が再度固化したときに、固化したヒューズ材で第１表面端子ａと第２表面端子ｂの間を短絡しないようにする。半導体装置内にヒューズ素子２２を有することで、ジャンクションブロックを不要とし、またワイヤーハーネスの占有スペースを縮小化できる。 （もっと読む）

【課題】抵抗メモリの一種として挙げられ、抵抗記憶素子に相変化材料を用いた相変化メモリを提供する。
【解決手段】メモリは、第１ドレイン１２４と第１ソース１２２ａとを含む第１トンネル電界効果トランジスタ１０８ａを含んでいる。上記第１ドレインは、第１抵抗記憶素子１０６ａに結合されている。上記メモリは、第２トンネル電界効果トランジスタ１０８ｂを含んでいる。上記第２トンネル電界効果トランジスタは、第２ドレインを含み、上記第１ソース１２２ａを共有している。上記第２ドレインは、第２抵抗記憶素子に結合されている。上記メモリは、ソースノードを設けるために、上記第１ソースに結合されている第１領域１１４を含む。 （もっと読む）

【課題】ＴＬＰＭと保護素子を集積すること。ＴＬＰＭとともに保護素子を作製すること。
【解決手段】複数のトレンチ５により、ｐ型半導体基板１上のｎ型ウェル領域２ａの表面層を、第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に分割する。第１メサ領域３３、第２メサ領域３４および第３メサ領域３５に、それぞれｎ型ソース領域７、ｎ型ドレイン領域６およびｐ型コレクタ領域４ｂを設ける。ｎ型ウェル領域２ａ内で、トレンチ５の底面にｎ型拡張ドレイン領域３ａ，３ｂを設ける。ｎ型ソース領域７とｎ型拡張ドレイン領域３ｂの間にｐ型チャネル領域４ａを設ける。このような構造により、コレクタ電極９ｂとソース電極１０の間に、ｐ型コレクタ領域４ｂと、ｎ型ウェル領域２ａおよびｎ型拡張ドレイン領域３ｂと、ｐ型チャネル領域４ａと、ｎ型ソース領域７からなるＰＮＰＮサイリスタ構造の保護素子を設ける。 （もっと読む）

【課題】製造プロセスにおけるゲート電極への帯電に起因するチャージアップを防ぐことが可能な半導体素子を提供する。
【解決手段】半導体基板内に形成されたｎ型の不純物からなるソース領域４と、半導体基板内に形成されたｎ型の不純物からなるドレイン領域５と、ソース領域４及びドレイン領域５間の半導体基板上にゲート絶縁膜３を介して形成されたゲート電極６とを含むＭＯＳトランジスタを有する半導体素子であって、半導体基板内に形成されたｎ型の不純物領域７と、半導体基板内に形成されたｐ型の不純物領域１０と、ｎ型の不純物領域７及びｐ型の不純物領域１１の各々とゲート電極６とを接続するために設けられた配線Ｈ１及びＨ２とを備える。 （もっと読む）

【課題】高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小する。
【解決手段】ＬＤＭＯＳＦＥＴのソース領域と基板１の裏面に形成されたソース裏面電極３６とを電気的に接続するｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成する。そして、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するソース配線は配線２４Ａのみとし、ソース配線を形成する配線層数は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数より少なくする。 （もっと読む）

【課題】半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供する。
【解決手段】ｎ型ドレイン層１５に隣接し且つドレイン電極２０によりドレイン層１５と電気的に短絡されるように形成され静電放電時にＥＳＤ保護素子の一部として機能するｐ型の半導体層１７が形成される。ｐ型半導体層１７とドレイン層１５とは、動作電流の方向とは交差する方向に並ぶように配列される。 （もっと読む）

貫通転位が実質的にない上部分を有する制限されたエリア領域を備えている、モノリシック格子不整合半導体ヘテロ構造の製造、ならびにこのような格子不整合ヘテロ構造をベースとした半導体デバイスの製造。
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【課題】Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また素子面積の増大を招くことなく、高い静電破壊耐量を得ることができるＬ−ＤＭＯＳＦＥＴを提供する。
【解決手段】半導体基板１１上に形成されたＮ型半導体層からなるドレイン領域１３と、ドレイン領域１３内に形成されたＰ型半導体領域からなるボディ領域１５と、ボディ領域１５内に形成されたＮ型ソース領域１６と、ボディ領域１５表面に形成されたゲート電極２１とを含み、前記ドレイン領域１３内に、ドレイン領域表面に形成されたＮ＋型ドレインコンタクト領域１８を形成すると共に、前記Ｎ＋型ドレインコンタクト領域１８に囲まれた領域に形成され、前記Ｎ＋型ドレインコンタクト領域１８と同電位となるように電気的に接続されたＰ型領域１９を具備してなることを特徴とする。 （もっと読む）

【課題】 ＩＧＢＴの動作と逆導通機能の両方の特性を同時に改善できる半導体装置を提供する。
【解決手段】 この半導体装置１Ａは、Ｎ−エピ層５の表面層に各Ｐ拡散領域９，１１から離間されて形成されたＰ拡散領域２３と、Ｐ拡散領域２３の表面層にＰ拡散領域２３に取り囲まれて形成されたＮ＋拡散領域２５と、Ｎ＋拡散領域２５に設けられると共に第１コレクタ電極１９ａと接続された第２コレクタ電極１９ｂと、Ｐ拡散領域２３およびＮ−エピ層５に跨設されて、Ｎ−エピ層５からＰ拡散領域２３への通電経路を構成する電極２７とを備える。 （もっと読む）

【課題】オン抵抗の低減とＥＳＤ耐量などのサージ耐量の向上を図ることができる半導体装置を提供する。
【解決手段】ｐ型半導体基板１の表面層にストライプ状のｎウェル領域２を形成し、このｎウェル領域２の表面層にストライプ状のｐウェル領域３を形成し、このｐウェル領域３の表面層にストライプ状のｎソース領域４とストライプ状のｐコンタクト領域５を形成し、このｎソース領域４上とｐコンタクト領域５上にストライプ状のソース電極１１を形成し、ｎウェル領域２の表面層にｐウェル領域３と離してストライプ状のｎドレイン領域８を形成し、このｎドレイン領域８に囲まれるように四角形のｐアノード領域１５を複数個形成し、ｎドレイン領域８上とｐアノード領域１５上にドレイン電極１０を形成する。ｐウェル領域３（ｎソース領域４）と対向する四角形のｐアノード領域１５の辺とはドレイン電極１０は接しないようにする。 （もっと読む）