【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】 ノーマリーオフ動作、高耐圧、大電流を実現する電界効果トランジスタを提供する。
【解決手段】 電界効果トランジスタの下面または上面にボディ電極８を設ける。下面にボディ電極８を設ける場合、ｐ型Ｓｉ基板２上にＡｌＮ層３１およびＧａＮ層３２の繰り返しによるバッファ層３を介してｐ−ＧａＮ層４を設け、バッファ層３の最上層のＡｌＮ層３１を薄くし、ｐ型Ｓｉ基板の下面にボディ電極８を形成する。上面にボディ電極８を設ける場合、サファイア基板２１上にｐ−ＧａＮ層４を設け、ソース電極５およびドレイン電極６下の部分にＡｌＧａＮ層１３を設け、ＡｌＧａＮ層１３上にボディ電極８を設ける。アバランシェにより生じる正孔２０をボディ電極８より引き抜く。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、素子形成面が（１１０）面方位の半導体基板上１０−１に、チャネル長方向が＜−１１０＞方向に沿って配置される絶縁ゲート型電界効果トランジスタｐＭＯＳと、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、前記絶縁ゲート型電界効果トランジスタに、動作熱によりチャネル長方向に沿って圧縮応力を加える第１素子分離絶縁膜１１−１とを具備する。 （もっと読む）

【課題】ダメージを生じさせることなく、安価かつ短時間に犠牲層を除去する犠牲層プロセスを採用し、量産性を向上させる可動ゲート型電界効果トランジスタの製造方法を提供する。
【解決手段】第１犠牲層１５と、第２犠牲層１６と、を有する複合犠牲層の上に可動ゲートが形成される可動ゲート形成工程と、第２犠牲層１６がエッチング除去される第２犠牲層除去工程と、第１犠牲層１５がエッチング除去される第１犠牲層除去工程と、を備える可動ゲート型電界効果トランジスタの製造方法とした。 （もっと読む）

【課題】ＭＩＳ−ＨＥＭＴにおいて、閾値電圧の低下を抑制する。
【解決手段】半導体装置は、基板１９と、この基板上に形成されており、電子走行層１３及び電子供給層１５が順次積層されて形成された積層構造体１７とを含む下地１１を具えている。この下地の下地面には、互いに離間し、かつ対向して第１及び第２主電極が形成されている。そして、下地面１１ａの、これら第１主電極４１ａ及び第２主電極４１ｂ間に挟まれた領域内に、ゲート形成用凹部２７が形成されている。更に、半導体装置はゲート絶縁膜２９を具えている。そして、このゲート絶縁膜は、最小でも２．９ｇ／ｃｍ^３の結晶密度で形成されている。また、半導体装置は、ゲート絶縁膜が形成された前記ゲート形成用凹部を埋め込むゲート電極４３を具えている。 （もっと読む）

【課題】 高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】 複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、遠くなるほど数多く形成した。 （もっと読む）

【課題】 工程の増加や占有面積の増加もなくオフリーク電流を小さく抑えた、十分なＥＳＤ保護機能を持たせたシャロートレンチ分離構造を有するＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を得る。
【解決手段】 素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は少なくとも前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から離れて配置した。 （もっと読む）

【課題】動作時の出力低下が少なく、熱雑音の影響が少なく、高周波動作が安定で、かつ信頼性に優れた高周波電力増幅器および携帯型無線端末を提供することを可能にする。
【解決手段】半導体基板上に並列に配置され、それぞれがソース電極、ゲート電極、およびドレイン電極を有する複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタのうち隣接するＭＯＳトランジスタ間に設けられた短絡した導体からなる閉ループと、を備え、前記複数のＭＯＳトランジスタのソース電極、ゲート電極、およびドレイン電極はそれぞれ並列に接続されている。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】トランジスタのゲート領域にＷＳｉ₂が積層されたノンドープのポリシリコンを用い、ＷＳｉ₂をゲート電極とし、ノンドープのポリシリコンを高抵抗体として扱い、実効的なゲート絶縁部の膜厚を制御しローパスフィルターを形成する技術がある。この技術をサリサイド工程に展開する場合に、例えばＬＤＤ形成に伴い寄生的に当該ポリシリコンの一部に不純物が添加されると、サリサイド化に伴う高速の拡散により広がり、当該ポリシリコンの比抵抗が低下しフィルター特性が劣化するという課題がある。
【解決手段】トランジスタのゲート領域形成前にＬＤＤ部を形成する。ＬＤＤ部を先に形成することで、ゲート領域とＬＤＤ部とのオーバーラップがある状態で、かつゲート領域への不純物導入を防止することが可能となる。ＬＤＤ部の形成に伴う不純物がゲート領域に侵入しないため、高速の拡散が生じてもゲート領域内への不純物拡散が防止できる。 （もっと読む）

本発明は、ラップゲート構造を有する縦型ナノワイヤトランジスタに関する。縦型ナノワイヤトランジスタの閾値電圧は、ナノワイヤの直径、ナノワイヤの不純物添加レベル、ナノワイヤへのヘテロ構造のセグメントの導入、ナノワイヤを取り囲むシェル構造における不純物添加、ゲートスタックの仕事関数の適応、歪み調整、誘電体材料の制御又はナノワイヤ材料の選択により制御される。異なる閾値電圧を有するトランジスタが同一の基板上に形成されることにより、直接結合フィールドロジックと同様に、閾値電圧の変化を利用する最先端回路の設計が可能になる。
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この発明の実施例に従う併合ゲートトランジスタは、半導体要素と、半導体要素の上面に電気的に接続された供給電極と、半導体要素の上面に電気的に接続され、かつ、供給電極から横方向に間隔をあけたドレイン電極と、供給電極およびドレイン電極の間に位置決めされ、かつ、半導体要素に容量結合されて、トランジスタの第１の部分を形成する第１のゲートと、第１のゲートに隣接して供給電極およびドレイン電極の間に位置決めされて、トランジスタの第２の部分を形成する第２のゲートとを含み、第２のゲートも半導体要素に容量結合される。第１のゲートは、第１の部分の導通が入力電圧信号の値に基づくように入力電圧信号に接続され、第２のゲートは、所定の定電圧とソース電極における電圧との間の電圧差が所定のレベルに達するまでトランジスタの第２の部分が導通するように所定の定電圧に接続される。
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【課題】スピンＦＥＴ／スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に関わるスピンＦＥＴは、磁化方向が固定される磁気固着層１２と、磁化方向が変化する磁気フリー層１３と、磁気固着層１２と磁気フリー層１３との間のチャネルと、チャネル上にゲート絶縁層１８を介して配置されるゲート電極１９と、磁気フリー層１３上に配置され、電場により磁化方向が変化する磁性層１５とを備える。 （もっと読む）

【課題】高耐圧且つ低オン抵抗なノーマリーオフ型の半導体装置及びその製造方法を提供すること。
【解決手段】ｐ型半導体領域と、ｎ型半導体領域と、これらｐ型半導体領域とｎ型半導体領域との間に介在して設けられｐ型及びｎ型半導体よりも高抵抗な高抵抗領域と、を有する第１の層と、第１の窒化物半導体からなり第１の層の上に積層された第２の層と、第１の窒化物半導体よりもバンドギャップが大なる第２の窒化物半導体からなり第２の層の上に積層された第３の層と、第３の層の上に設けられたソース電極と、ドレイン電極と、ｐ型半導体領域に対向して第３の層の上に設けられたゲート電極と、を備え、ｐ型半導体領域はソース電極とゲート電極のいずれか一方と接続され、第１の層において、ゲート電極とドレイン電極間に対応する部分に高抵抗領域が設けられている。 （もっと読む）

【課題】 窒化物半導体電界効果トランジスタに関し、ゲートリーク電流を低減するとともに、優れた高出力特性を実現する。
【解決手段】 窒化物半導体電界効果型トランジスタのゲート絶縁膜２をハロゲン化物で構成する。 （もっと読む）

【課題】 メタル配線の抵抗成分をさらに低減し、システム電源デバイスの高出力・高効率化を実現できるとともにさらなる素子面積の縮小を図ることができるＭＯＳトランジスタを提供する。
【解決手段】 ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタを半導体チップ上の角部に配置し、半導体チップ上の１つの角部の第１のチップエッジに隣接する領域に、ソース領域に接続されたソース側メタル配線が接続される第１のソースボンディングパッドとドレイン領域に接続されたドレイン側メタル配線が接続される第１のドレインボンディングパッドとを設け、角部の第２のチップエッジに隣接する領域に、ソース側メタル配線が接続される第２のソースボンディングパッドとドレイン側メタル配線が接続される第２のドレインボンディングパッドとを設ける。 （もっと読む）

【課題】単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタおよびこれを用いたマトリクスコンバータを提供する。
【解決手段】双方向型電界効果トランジスタは、半導体基板１と、半導体基板１上に設けられ、該基板１の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極１３ａとを含むゲート領域と、チャネルの第１端側に設けられた第１領域と、チャネルの第２端側に設けられた第２領域とを備え、第１領域の第１電極１１ａからチャネルを介して第２領域の第２電極１２ａへ流れる順方向電流および第２電極１２ａからチャネルを介して第１電極１１ａへ流れる逆方向電流が、ゲート電極１３ａに印加されるゲート電圧によって制御される。 （もっと読む）

【課題】高周波電力増幅用電界効果型半導体装置において、耐圧を確保しながらの小型化と高効率化の両立が困難になる。
【解決手段】高周波電力増幅用出力段LDMOSに、歪Siチャネルを用いることで更なる効率向上を実現する。更に、チャネル領域を有する歪Si層の膜厚、欠陥の不活性化、或いはフィールドプレート構造の最適化などによってリーク電流を低減しつつ最大限に効率を高める。 （もっと読む）

【課題】 本発明は、微小共振器を用いて、高周波化で、高ＳＮ比化、高いパワー化を可能にした共振トランジスタ、より具体的にはビーム型共振バルクトランジスタ及びビーム型共振薄膜トランジスタを提供するものである。
【解決手段】 本発明の共振トランジスタ１は、ドレイン領域４とソース領域２とチャネル領域３を有すると共に、前記チャネル領域３上に空間１６を介して対向するゲート振動子５を有し、前記ゲート振動子５の共振によって前記ドレイン領域４に流れるドレイン電流が交流変化することを特徴とする。 （もっと読む）