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Fターム[5F140AC02]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | 動作、用途、素子構造 (4,642) | 空乏層制御型(ディプレッション型) (42)

Fターム[5F140AC02]に分類される特許

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【課題】製造プロセスが容易であり、かつ、Fin型FETおよび従来型トランジスタを混載した半導体記憶装置を提供することである。
【解決手段】半導体記憶装置は第1の領域および第2の領域を備える。メモリ部のトランジスタは第1導電型のFin型半導体層を備える。第1導電型の第1のソース層および第1のドレイン層はFin型半導体層の両端に設けられる。第1のゲート電極はFin型半導体層の両側面に設けられる。第2導電型のパンチスルーストッパ層は第1のゲート電極およびFin型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は第1のソース層および第1のドレイン層の下の不純物濃度よりも高い。周辺回路部のトランジスタは、第2のゲートトレンチを備える。第1導電型の第2のソース層および第1導電型の第2のドレイン層は、第2のゲートトレンチの両側に設けられる。第2のゲート電極は、第2のゲートトレンチ内に充填される。 (もっと読む)


【課題】結晶欠陥の発生を抑え、デバイスのリーク電流の発生、耐圧低下、しきい値電圧の継時変化、およびショートチャネル効果を抑制することが可能な半導体装置を提供すること。
【解決手段】単結晶AlNからなる基板を準備するステップと、前記単結晶AlNからなる基板の表面を酸素プラズマによって酸化し、単結晶AlNからなる基板上に酸化アルミニウムまたはアルミニウムオキシナイトライドからなる絶縁膜を形成するステップとを備えることを特徴とする半導体装置の製造方法。 (もっと読む)


【課題】ヘテロ接合を有する半導体装置において、リーク電流と電流コラプスのトレードオフ関係を打破し、リーク電流と電流コラプスの双方を抑制すること。
【解決手段】半導体装置1の電子走行層4は、炭素が導入されている高抵抗領域4aを含んでいる。電子走行層4と電子供給層5のヘテロ接合5aと平行な断面において、高抵抗領域4aの炭素の濃度分布が、ドレイン電極12とソース電極18の少なくともいずれか一方の下方で相対的に濃く、ドレイン電極12と絶縁ゲート部16の間で相対的に薄くなるような断面が存在している。 (もっと読む)


【課題】論理回路をできるだけ小さな回路面積で形成可能な半導体回路を提供する。
【解決手段】半導体回路は、第1および第2のトランジスタで共有されるゲート領域と、ゲート領域に接するように配置されるゲート絶縁膜と、ゲート絶縁膜に接するように配置される半導体層と、を備える。半導体層は、ゲート領域に対向するように配置され、第1のトランジスタのチャネルとして用いられる反転層形成領域と、反転層形成領域に沿って、あるいは反転層形成領域と交差するように形成され、第2のトランジスタのチャネルとして用いられる導通路形成領域と、を有する。導通路形成領域は、ゲート領域が所定の電圧範囲のときには、反転層形成領域から伸びる空乏層により遮断される。 (もっと読む)


【課題】所望の温度特性を有することによって回路規模を小さくできるMOSトランジスタを提供する。
【解決手段】ゲート絶縁膜30は、ソース領域51とドレイン領域52との間の領域の上に設けられる。ゲート電極40は、ゲート絶縁膜30の上に設けられる。空乏層42は、P型半導体層41とP型半導体層41の下層(ゲート絶縁膜30)との接合面に生じる。温度が変化すると、ゲート電極40内部の空乏層42の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のMOSトランジスタの場合よりも変化する。このことを利用し、MOSトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。 (もっと読む)


【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度(650〜850℃)以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するp型ベース層の界面のダングリングボンドをHもしくはOHの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルMOSFETとすることが可能となる。 (もっと読む)


【課題】閾値電圧ばらつきが少ないデプレッション型NチャネルMOSトランジスタを提供する。
【解決手段】デプレッション型NチャネルMOSトランジスタの、チャネル領域となる低濃度N型不純物領域の下に、同程度の濃度の低濃度P型不純物領域を形成し、低濃度N型不純物領域の深さばらつきを抑制する。 (もっと読む)



【課題】エンハンスメント型FETとディプレッション型FETとを半導体基板上に集積する場合に製造コストを低減できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、ディプレッション型電界効果トランジスタの形成予定領域12Daでゲート電極12に開口部32,33を形成する工程と、ゲート電極12をマスクとして、アクティブ領域21に不純物を斜めイオン注入することにより、開口部32,33の下方にゲート電極12の両側の一方から他方にかけて連続的に分布する不純物拡散領域を形成すると同時に、ゲート電極12の両側にそれぞれ不純物拡散領域を形成する工程とを含む。 (もっと読む)


【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすp型の半導体層11と、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、チャネル領域にキャリア注入口を介してキャリアを注入するn型の第1主電極領域12と、チャネル領域から、キャリアを排出するキャリア排出口を有するn型の第2主電極領域13と、活性領域21Bの上に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上に設けられ、第1主電極領域12と第2主電極領域13との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる2本のガード部241,242を有してπ字型をなすゲート電極24と、第2主電極領域13のゲート幅方向の両端側に設けられたp型のリーク阻止領域61,62とを備える。 (もっと読む)


【課題】エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるようにする。
【解決手段】エピタキシャル成長を行わず、素子を構成する各領域をイオン注入のみによって形成すると共に、SiC基板1としてオフ角を有しないオン基板を用いる。これにより、イオン注入領域を活性化するための熱処理によってバンチングが発生しないようにできる。したがって、エピタキシャル成長を行わなくても素子形成が行え、かつ、バンチングが発生することを防止できるSiC半導体装置とすることができる。 (もっと読む)


【課題】エンハンスメント型FETとディプレッション型FETとを集積する場合に製造工程数の削減を実現できる半導体装置の製造方法を提供する。
【解決手段】この製造方法は、アクティブ領域11を横断しゲート電極10Aよりも長さが短いゲート電極10Bを形成する工程と、ゲート電極10A,10Bをマスクとして、アクティブ領域11に不純物を斜めイオン注入することにより、ゲート電極10Aのゲート長方向両側の領域に互いに連続しない不純物拡散領域20a,20bを形成するとともに、ゲート電極10Bのゲート長方向両側の一方の領域から他方の領域に亘って連続する不純物拡散領域20g,20hを形成する斜めイオン注入工程とを含む。 (もっと読む)


【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板120、前記基板上にあり、ソース106とドレイン110との間のチャネル108を含み、前記ソース106、前記ドレイン110、および前記チャネル108は、第1型ドーパントを有し、前記チャネル108は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも1つを含むフィン構造、前記チャネル108上のゲート誘電体層114、および前記ゲート誘電体層114上のゲート116を含むFinFET。 (もっと読む)


【課題】電流利得遮断周波数fの改良された値を示すことのできる、別の形のFETを提供する。
【解決手段】電界効果トランジスタ(FET)は、ベースバイアスを使用して伝導への真性の寄与を低減させ漏れ電流を減少させる種類のものであり、連続した4層102から108を含む。すなわち、pInSbベース層102、InAlSb障壁層104、π真性層106および絶縁SiO層108である。pのソースおよびドレイン層110、112が、真性層106にイオン注入される。FETは、エンハンスメントモードMISFET100であり、バイアスによって真性層106にFETチャネルが形成される。絶縁層108の表面はほぼ平坦であり、ゲートコンタクト116を支持する。これによって、ゲート溝の侵入によって引き起こされるチャネルの直線性からのずれをなくし、または減少させ、高い値の電流利得遮断周波数を得ることができるようにする。 (もっと読む)


【課題】直接に交流電源及び直流電源に実用でき、過電流・過電圧保護機能を有する耐高圧定電流源デバイス及びその製造方法を提供する。
【解決手段】このデバイスは、P型シリコン基層1、酸化層6、ドレーン金属2、ソース金属3、ゲート金属4、P+基層接触リージョン、N+ドレーンリージョン52、N+ソースリージョン53、N+ドレーンリージョン52とN+ソースリージョン53を接続するN−チャンネルリージョン54、N+ドレーンリージョン52を囲んでいるN−ドレーンリージョン92で構成され、ドレーン金属2はN+ドレーンリージョン52と接続し、ソース金属3はN+ソースリージョン53、P+基層接触リージョンと互いに接続し、ソース金属3とゲート金属4は接続金属によって接続されている。 (もっと読む)


【課題】レベルシフタ回路等に使用する、例えば耐圧が30V以上のトランジスタを提供する。
【解決手段】デプレッション型トランジスタが、第1導電型の半導体基板と、半導体基板の表面に形成された第2導電型のカウンタドープ層と、カウンタドープ層の上に設けられ、誘電体膜と、その上に形成された導電体層とを含むゲート電極と、ゲート電極の両側の半導体基板に形成された第2導電型層とを含み、ゲート電極の下方のカウンタドープ層がチャネル領域となり、第2導電型層がソース/ドレイン領域となり、ソース/ドレイン領域は、更に、第2導電型層と半導体基板の表面との間に形成された第1導電型層を含む。 (もっと読む)


【課題】直接に交流電源及び直流電源に応用でき、過流過電圧保護機能がある定電流源部品を提供する。
【解決手段】当該部品には、シリコン基板1、于シリコン基板1正面に形成した酸化層、酸化層正面に所在するドレイン金属、ソース金属、グリッド金属、シリコン基板1に植え込んだP+保護リング50、N+ドレイン領域52、N+ソース領域53、N+ソース領域53に所在するP+下敷領域51、N+ドレイン領域52とN+ソース領域53の間を接続するN−通路領域54を有して、ドレイン金属、ソース金属がそれぞれN+ドレイン領域52、N+ソース領域53、P+下敷領域51に接続して、ソース金属、グリッド金属が接続金属で接続する。 (もっと読む)


【課題】 チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性に優れた半導体装置を提供する。
【解決手段】 半導体基板上にMOS型トランジスタが形成してある半導体装置において、MOS型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、MOS型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第1のチャネル領域と、単結晶シリコン層からなる第2のチャネル領域と、が順次設けられた積層構造を有しており、更に、第1のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるPN接合よりも表面側に位置している。 (もっと読む)


【課題】アレイ状に配列した抵抗素子を有するLCDドライバにおいて、その微細化を実現させる。
【解決手段】p型の半導体基板1の主面に形成されたn型の第1半導体領域nw1内にはp型の複数の第2半導体領域pw1がアレイ配置されている。個々の第2半導体領域pw1はそれを環状に囲むように形成されたn型の第3半導体領域nw2によって分離されている。また、複数の第2半導体領域pw1は、第1半導体領域nw1の外周部に位置するn型の第4半導体領域nw3に囲まれている。第2半導体領域pw1には素子Qnが形成されている。そして、第3半導体領域nw2の深さは第2半導体領域pw1と同じであるか、それよりも深く、不純物濃度は第1半導体領域nw1よりも濃い。また、第4半導体領域nw3の深さは第3半導体領域nw2よりも深く、不純物濃度は第1半導体領域nw1よりも濃く、第3半導体領域nw2よりも薄い。 (もっと読む)


【課題】MOS固体撮像装置における画素のノイズを低減する。白点の発生、1/fノイズの低減を図る。さらに読出し特性の改善を図る。
【解決手段】MOS固体撮像装置における所要の画素トランジスタにおいて、ゲート電極に所要導電型のサイドウォールを形成する。読み出しトランジスタでは、例えばゲート電極63の光電変換素子43側を第1導電型領域63Pとし、フローティングディフージョン部46側を第2導電型領域63Nとして構成とする。好ましくは、ゲート電極63の光電変換素子43側に絶縁膜56を介して第1導電型の半導体材料部64Pを形成する。例えば増幅トランジスタでは、ゲート電極下に埋め込みチャネルを形成し、第1導電型または第2導電型の半導体材料部を形成する。リセットトランジスタでは、ゲート電極のフローティングディフージョン部と電気的に接続される領域側に、所要導電型の半導体材料部を形成する。 (もっと読む)


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