【課題】プラズマ酸化によりシリコン基板上に形成される酸化膜の金属汚染量を低減すること。
【解決手段】酸化膜の形成方法は、不活性ガスと、前記不活性ガスに対する混合割合が０よりも大きく且つ０．００７以下である酸化ガスと、を含む混合ガスからプラズマを生成する工程と、前記プラズマを用いてシリコン基板の表面に酸化膜を形成する工程と、を含む。 （もっと読む）

【課題】 信頼性及び色再現性の高い電子装置を提供する。
【解決手段】 単結晶半導体基板１１上にスイッチング用ＦＥＴ２０１及び電流制御用ＦＥＴ２０２を形成し、電流制御用ＦＥＴ２０２にＥＬ素子２０３が電気的に接続された画素構造とする。電流制御用ＦＥＴ２０２は画素間での特性ばらつきが極めて小さく、色再現性の高い画像を得ることができる。電流制御用ＦＥＴ２０２にホットキャリア対策を施すことで信頼性の高い電子装置が得られる。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】航空機の配電システムでの使用に際しても、十分に信頼できる炭化シリコンを使用したＭＯＳＦＥＴを提供する。
【解決手段】炭化シリコンＭＯＳＦＥＴのゲート絶縁膜１６を、シリコンからなる第１の層と炭化シリコンからなる第２の層１５に貼着することによって、第１の層と第２の層との間に境界面を形成した後、シリコンからなる第１の層の一部又は全部を酸化することにより境界面に炭素クラスターの存在しないゲート絶縁膜１６を形成する。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）

【課題】３次元トランジスタ構造のＰolyシリコンゲート側壁の窒素含有シリコン膜をシリコン基板削れを抑制しつつ、所望の形状に加工する方法を提供する。
【解決手段】３次元トランジスタ構造上の窒素含有シリコン膜をプラズマエッチングするために、堆積性の高いガスでエッチングする第１ステップと、堆積成分を除去する第２ステップとを有し、前記第１ステップと前記第２ステップを交互に繰り返すことにより、Ｐolyシリコンゲート電極３１の側壁にのみ窒素含有シリコン膜３４を残し、かつ、シリコン基板３３の削れを抑制するようにエッチング加工する。 （もっと読む）

【課題】可動ゲート電極の変位を制御可能な可動ゲート型電界効果トランジスタを提供する。
【解決手段】ソース電極１７とドレイン電極１８との上に導電シールド電極２０が配置される可動ゲート型電界効果トランジスタ１とした。そして導電シールド電極２０の電位を固定することとした。導電シールド電極２０が配置されることにより、可動ゲート１５とドレイン電極１８またはソース電極１７との間に発生する静電力を抑制することができる。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置を提供する。
【解決手段】半導体基体１と、半導体基体１に少なくとも一部が埋め込まれた、素子分離のための絶縁層２と、半導体基体１内に形成された不純物領域を含んで成る能動素子と、絶縁層２と半導体基体１との間に形成された、負の固定電荷を有する膜１１とを含んで半導体装置を構成する。 （もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】レジスト残渣に起因するリーク電流の増大を生じさせることがなく、微細パターンの形成が可能であり、電極のエッジ部分の絶縁膜が薄くなることに起因するリーク電流の増大を抑制することが可能な電磁気素子の製造方法を提供すること。
【解決手段】基板上に、１２(Ｃａ_xＳｒ_1-x)Ｏ・７Ａｌ₂Ｏ₃（０≦ｘ≦１）を含む絶縁膜を形成する絶縁膜形成工程と、絶縁膜の上にアンモニウム塩アルカリ溶液を含む現像液で現像可能な第１フォトレジストを塗布し、第１フォトマスクパターンに応じて第１フォトレジストを露光する第１フォトレジストパターン形成工程と、第１フォトレジストをアンモニウム塩アルカリ溶液を含む現像液に接触させ、第１フォトレジストの可溶部分の溶解と同時に、絶縁膜をエッチングする現像・エッチング工程とを備えた電磁気素子の製造方法。 （もっと読む）

【課題】ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、（ａ）上記ゲート電極の長さが２μｍより大きいこと、（ｂ）上記ゲート電極の幅が１ｍｍより小さいこと、（ｃ）上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が１３μｍより大きいこと、の３条件のうち少なくともいずれか１つの条件が成立していることを特徴とする。 （もっと読む）

【課題】電流利得のばらつきを低減することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。 （もっと読む）

【課題】製造工程を変更することなくＭＯＳトランジスタのドレイン電流−温度特性を制御する。
【解決手段】半導体層１に互いに間隔をもって形成されたソース１１ｓ及びドレイン１１ｄ，１３ｄと、ソース１１ｓとドレイン１１ｄ，１３ｄの間の半導体層１上にゲート絶縁膜５を介して形成されたゲート電極７とをもつＭＯＳトランジスタを備えている。ＭＯＳトランジスタで、ソース１１ｓは上方から見てゲート電極７とは間隔をもつ位置に形成されている。ドレイン１３ｄは上方から見てゲート電極７に一部重複する位置に形成されている。上方から見たソース１１ｓとゲート電極７の間の距離ＡはＭＯＳトランジスタが温度上昇に対してドレイン電流が増加するドレイン電流−温度特性をもつ寸法に設定されている。 （もっと読む）

【課題】 チップサイズを縮小することができ、低コスト化が可能となるスイッチングトランジスタ、及びそれを用いた出力制御装置を提供する。
【解決手段】 第一導電型の半導体基板１の主面上に、第二導電型の高濃度埋め込み層２を有し、エピタキシャル層３の表面に形成される第二導電型のドレイン領域９と第二導電型の高濃度埋め込み層２が第二導電型の柱状の高濃度拡散領域１１を介して電気的に接続していることにより、ドレイン端子１０が基板表面上にある縦型トランジスタを用いる。 （もっと読む）

【課題】本発明は、製造工程の大きな変更もなく、１枚のマスクの変更のみで駆動時の出力波形の立ち上がりの時間的変化率を緩やかにできるＭＯＳトランジスタを提供することを目的とする。
【解決手段】半導体基板上８０に所定のゲート幅Ｗを有して延在する複数のゲート１０が略平行に配置され、該ゲートの両側にソース２０とドレイン３０が交互に配置された複数のトランジスタセルを含むＭＯＳトランジスタ１００、１００ａであって、
前記ゲート１０の両端部１１、１２と平面視的に重なり、前記ゲート１０の両端部１１、１２から同電位の供給が可能に配置されたゲート配線層７０を有し、
該ゲート配線層７０と前記ゲート１０の端部とを電気的に接続するゲートコンタクト４０が、前記ゲート１０の端部１１、１２の片側のみに設けられたトランジスタセルを含むことを特徴とする。 （もっと読む）

【課題】直接に交流電源及び直流電源に実用でき、過電流・過電圧保護機能を有する耐高圧定電流源デバイス及びその製造方法を提供する。
【解決手段】このデバイスは、P型シリコン基層1、酸化層6、ドレーン金属2、ソース金属3、ゲート金属4、P+基層接触リージョン、N+ドレーンリージョン52、N+ソースリージョン53、N+ドレーンリージョン52とN+ソースリージョン53を接続するN−チャンネルリージョン54、N+ドレーンリージョン52を囲んでいるN−ドレーンリージョン92で構成され、ドレーン金属2はN+ドレーンリージョン52と接続し、ソース金属3はN+ソースリージョン53、P+基層接触リージョンと互いに接続し、ソース金属3とゲート金属4は接続金属によって接続されている。 （もっと読む）

【課題】チャネル領域の特性向上及び、１／ｆノイズの改善を図ったＭＯＳトランジスタを提供する。また、そのＭＯＳトランジスタを用いた固体撮像装置を提供する。
【解決手段】ゲート電極３１と、ゲート電極３１に対して、チャネル領域３４が素子分離領域３２により複数に分割されたソース・ドレイン領域３３から構成されるＭＯＳトランジスタとする。 （もっと読む）

【課題】小さいながら高い電流性能をもつ、ＬＣＤ駆動チップとその製造方法を提供する。
【解決手段】基板に形成された第１導電型ウェルと、前記第１導電型ウェルに形成された第２導電型ドリフト領域と、前記第２導電型ドリフト領域内に形成された第１素子分離膜と、前記第１素子分離膜の一側に形成されたゲートと、前記第１素子分離膜と前記ゲートの間の第２導電型ドリフト領域内に形成された第２導電型第１イオン注入領域を含む。 （もっと読む）