【課題】耐圧を向上できる電界効果トランジスタを提供する。
【解決手段】ＧａＮ系ＨＦＥＴは、ゲート絶縁膜１７をなす半絶縁膜の抵抗率ρが、電流密度が６.２５×１０^−４(Ａ/ｃｍ^２)であるとき、３.９×１０^９Ωｃｍであった。抵抗率ρ＝３.９×１０^９Ωｃｍの半絶縁膜によるゲート絶縁膜１５を備えたことで、１０００Ｖの耐圧が得られた。ゲート絶縁膜の抵抗率が、１×１０^１１Ωｃｍを超えると耐圧が急減し、ゲート絶縁膜の抵抗率が、１×１０^７Ωｃｍを下回るとゲートリーク電流が増大する。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】チャネルへの電子供給能力が改善されたIII−Ｖ族ＦＥＴを提供する。
【解決手段】基板２の上には、ナローバンドギャップ材料のチャネル層４が形成される。チャネル層４の上のソース領域には、ワイドバンドギャップ材料のコンタクト層６が形成される。ソースコンタクト層６は、１×１０^１９ｃｍ^−３以上の濃度でドーピングされる。ＦＥＴ１は、ソースコンタクト層６によってアンドープのチャネル層４に直接キャリアが注入されるように構成される。 （もっと読む）

【課題】漏洩電流発生を最小化すると同時にオン電流（Ｏｎ ｃｕｒｒｅｎｔ）を増加させ得る二重ゲート電極構造を含む半導体装置及びその製造方法が提供される。
【解決手段】本発明による半導体装置は、基板に配置されるゲート電極と、前記ゲート電極の両端に各々隣接するように前記基板に配置される第１不純物注入領域及び第２不純物注入領域と、前記第１不純物注入領域と前記第２不純物注入領域との間に配置されるチャンネル領域を含み、前記ゲート電極は前記第１不純物注入領域に隣接する第１サブゲート電極と前記第２不純物注入領域に隣接する第２サブゲート電極と、を含み、前記第１サブゲート電極と前記第２サブゲート電極とは前記チャンネル領域の上に配置される。この半導体装置では１つのチャンネル領域が２つのサブゲートによって独立的に制御されて漏洩電流発生を最小化できる。 （もっと読む）

【課題】新しい形態のメモリ素子のトランジスタ構造及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造は、半導体基板１１１の所定の領域から突出した活性領域１１１ａと、活性領域１１１ａ内のチャネル領域に形成された凹溝部ｇと、半導体基板１１１上に、凹溝部ｇの底面より低い位置にある表面を有するように形成されたフィールド膜１１２と、凹溝部ｇの底面および側壁と、フィールド膜１１２によって露出した活性領域１１１ａの側面とに形成されたゲート絶縁膜１１３と、ゲート絶縁膜１１３が形成された凹溝部ｇ及びフィールド膜１１２を横切るように形成されたゲート電極１１４と、ゲート電極１１４の両側の活性領域１１１ａに形成されたソースＳ及びドレーンＤ領域とを備え、ソースＳ及びドレーンＤラインに沿ったＸ−Ｘ’断面はリセストランジスタ構造であり、ゲートラインに沿ったＹ−Ｙ’断面は突起型トランジスタ構造である。 （もっと読む）

【課題】しきい値を電気的に調整可能な半導体装置を提供する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 （もっと読む）

【課題】十分な電流を流すことのできるトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。 （もっと読む）

【課題】ＧａＮ系の材料により形成されるＨＥＭＴの信頼性を高める。
【解決手段】基板１０の上方に形成された窒化物半導体からなる半導体層２１〜２４と、半導体層２１〜２４の上方に、金を含む材料により形成された電極４１と、電極４１の上方に形成されたバリア膜６１と、半導体層２１〜２４の上方に、シリコンの酸化膜、窒化膜、酸窒化物のいずれかを含む材料により形成された保護膜５０と、を有する。 （もっと読む）

【課題】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法を提供する。
【解決手段】高い降伏電圧を有する高耐圧トランジスタ及びそれの製造方法において、半導体基板の所定部位が酸化された第１絶縁膜パターン、及び第１絶縁膜パターンを少なくとも部分的に取り囲む第２絶縁膜パターンを形成する。基板上に導電性物質を蒸着して、第１端部は第１絶縁膜パターン上に位置し、第２端部は第２絶縁膜パターン上に位置するゲート電極を形成した後、基板表面の所定部位に不純物を注入してソース／ドレイン領域を形成する。ゲート電極のエッジ部分に集中される電界を緩和して高い降伏電圧を有するトランジスタを製造することができ、熱酸化膜パターンとＣＶＤ酸化膜パターンをゲート酸化膜として使用することで、ＭＯＳトランジスタにおいて電流特性及びＯＮ抵抗特性を改善することができる。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】自己整列リセス・ゲート構造及び形成方法の提供。
【解決手段】最初に，絶縁用のフィールド酸化物領域２０を半導体基板１０内に形成する。半導体基板の上に形成された絶縁層内に複数のコラムを画定し，それに続いて，薄い犠牲酸化物層を半導体基板の露出領域の上に形成するが，フィールド酸化物領域の上には形成しない。次に，各コラムの側壁上，並びに犠牲酸化物層及びフィールド酸化物領域の一部分の上に誘電体を設ける。第１エッチングを行い，それにより，半導体基板内に第１組のトレンチを，またフィールド酸化物領域内に複数のリセスを形成する。第２エッチングを行い，それにより，コラムの側壁上に残っている誘電体残留部を除去し，かつ第２組のトレンチを形成する。次に，第２組のトレンチ内及びリセス内にポリシリコンを堆積させ，それにより，リセス導電性ゲートを形成する。 （もっと読む）

【課題】半導体記憶装置に適するトランジスタ構造及びその製作方法の提供。
【解決手段】デュアルチャネルトランジスタ５０は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが交差する半導体アイランド２２と、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ２６と、第二方向に沿って伸展し、ゲートトレンチ内に設けられたゲート３０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域６０と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第二ソース／ドレイン領域と、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域６２とを備える。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＳｉＣ膜１１を形成する工程と、このＳｉＣ膜１１の表面にＳｉを供給した状態で、このＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。このようにすれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】チャネル層の厚みのバラツキを抑制できるＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】ｎ⁺型層３に対して異方性エッチングを行うことによって凹部４を形成したのち、この凹部４内にエピタキシャル成長させることによってｎ型チャネル層５を形成する。これにより、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。 （もっと読む）

【課題】ピエゾ電界により発生するシートキャリアの利用とチャネル部におけるピエゾ電界により深いディプレッション形成の抑制とを提供できる半導体ヘテロ電界効果トランジスタを提供する。
【解決手段】第１及び第３の領域２３ａ、２３ｃの主面２４ａ、２４ｃの法線ベクトルＮＶ１、ＮＶ３は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に対して有限な角度で傾斜する。第２の領域２３ｂの主面２４ｂの法線ベクトルＮＶ２は、該III族窒化物半導体のｃ軸Ｃｘに直交する面に沿って延在する。第２の領域２３ｂにおけるチャネル層２５の第２の領域２５ｂのピエゾ分極ＰＺＣ２は、III族窒化物半導体領域２３からバリア層２７への方向に向いている。第１及び第３の領域２３ａ、２３ｃにおけるチャネル層２５の第１及び第３の領域２５ａ、２５ｃのピエゾ分極ＰＺＣ１、ＰＺＣ３は、バリア層２７からIII族窒化物半導体領域２３への方向に向いている。 （もっと読む）

【課題】接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができるトランジスタを提供する。
【解決手段】半導体基板１０のチャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層１５が埋め込まれ、チャネル形成領域上にゲート絶縁膜２８が形成され、ゲート絶縁膜上に、第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極２９が形成され、チャネル形成領域を挟む半導体基板においてエクステンション領域１２を有するソースドレイン領域１３が形成されて、電界効果トランジスタが構成されており、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。 （もっと読む）

【課題】突出部の側面が凹凸状とされ、前記側面を覆うようにゲート酸化膜を形成したときに、実効的なチャネル長が増加して、ピラー型ＭＯＳトランジスタの電流駆動能力が低下するという課題があった。
【解決手段】基板と、前記基板の一面から垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層と、基端側の下部拡散層と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、前記主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる半導体装置１０１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供する。
【解決手段】この電界効果型トランジスタは、ＡｌＧａＮ障壁層６の薄層部６ａは、第２のＧａＮ層４のＶ欠陥１３およびＶ欠陥１３に連なる第３のＧａＮ層５の非成長領域Ｇ１上に形成されているので、エッチングを行うことなく平坦部６ｂよりも薄くできる。よって、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。 （もっと読む）

【課題】低オン抵抗・高耐圧で動作可能なＧａＮ系化合物半導体デバイスを提供する。
【解決手段】基板上に形成されたバッファ層、チャネル層と、前記チャネル層上に形成され、ドリフト層と、前記ドリフト層上に配置されたソース電極およびドレイン電極と、ドリフト層に形成されたリセス部の内表面および前記ドリフト層の表面に形成された絶縁膜と、前記絶縁膜上に形成されたフィールドプレート部を有するゲート電極とを備えたＧａＮ系電界効果トランジスタにおいて、前記ドリフト層は、前記リセス部と前記ドレイン電極との間に、シートキャリア密度が５×１０^１３ｃｍ^−２以上、１×１０^１４ｃｍ^−２以下のｎ型ＧａＮ系化合物半導体からなる電界緩和領域を有し、前記ドリフト層の前記電界緩和領域上に形成された前記絶縁膜の厚さが３００ｎｍ以上であることを特徴とする。 （もっと読む）