【課題】特性の低下を抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された電子走行層３及び電子供給層５と、電子供給層５上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、電子供給層５とゲート電極１１ｇとの間に形成されたｐ型半導体層８と、が含まれている。ｐ型半導体層８に含まれるｐ型不純物として、少なくとも電子走行層３及び電子供給層５のいずれかを構成する元素と同種の元素が用いられている。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】素子サイズの拡大を伴うことなくゲート−ドレイン間（又はゲートソース間）耐圧を確保できる半導体装置とその製造方法を提供する。
【解決手段】基板表面のドレイン側又はソース側の少なくとも一方にＬＯＣＯＳ膜を形成する工程と、基板表面に、ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、ゲート酸化膜とＬＯＣＯＳ膜を覆う導電膜の形成工程と、導電膜の端部がＬＯＣＯＳ膜の上に位置するように導電膜をエッチングするゲート電極の形成工程と、ゲート電極の端部とエッチング端面が揃うようにＬＯＣＯＳ膜とゲート酸化膜をエッチングして、基板表面のＬＯＣＯＳ膜を除去した部分に凹部を形成する工程と、ゲート電極の側壁を覆い、その底面が凹部の底面と接するようにサイドウォールスペーサを形成する工程と、基板表面のゲート電極とサイドウォールスペーサを挟む位置に不純物を添加して、ドレイン及びソース領域の形成工程と、を含む。 （もっと読む）

【課題】より大きな電流ノイズを容易に発生させることが可能な半導体素子を提供する。
【解決手段】本発明に係る半導体素子１００は、所定の物質により形成されるゲート電極１０１と、ゲート電極の少なくとも一部を覆うように所定の誘電体を用いて形成されるゲート絶縁膜１０３と、ゲート絶縁膜上に不純物及び／又は欠陥によるトラップを有する化合物を用いて形成されるチャネル形成領域１０５と、チャネル形成領域の端部に形成されるソース１０７／ドレイン１０９と、を備え、チャネル形成領域の幅は、不純物及び／又は欠陥によるトラップを有する化合物のデバイ長とする。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）

【課題】フィールド・プレート電極下の絶縁膜における電界集中を抑制することを課題とする。
【解決手段】本発明は、フィールド・プレート電極下の絶縁膜の端部形状を緩やかにしている。例えば、本発明に係る半導体装置は、半導体基板と；前記半導体基板上に形成されたゲート絶縁膜と；前記半導体基板上に形成された保護絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極と；前記保護絶縁膜上に形成され、前記ゲート電極と同電位のフィールド・プレート電極とを備える。そして、前記保護絶縁膜は、前記半導体基板の表面に形成され、当該基板内側には形成しない構造を採用する。 （もっと読む）

【課題】ＢＴＳ試験の影響のない半導体構造を有する高電圧ＭＯＳ素子を提供する。
【解決手段】高電圧ＭＯＳ素子は、基板上に横たわった第１高電圧ウェル（ＨＶＷ）領域２４と、基板上に横たわった第２ＨＶＷ領域２６と、基板上に横たわり、第１・第２ＨＶＷ領域の導電型とは反対の導電型となり、かつ、少なくとも一部が第１ＨＶＷ領域と第２ＨＶＷ領域との間に設けられる第３ＨＶＷ領域２８と、第１・第２・第３ＨＶＷ領域の中に設けられた絶縁領域３０と、第１ＨＶＷ領域から第２ＨＶＷ領域まで覆いかつ延伸するゲート誘電体と、ゲート誘電体上に設けられたゲート電極３８と、絶縁領域上に設けられ、前記ゲート電極から電気的に絶縁された遮蔽パターン４２と、を備える。ゲート電極と遮蔽パターンとの間隔は、好ましくは約０．４μｍ未満である。遮蔽パターンは、好ましくはゲート電極に印加されるストレス電圧よりも低い電圧に接続される。 （もっと読む）

【課題】チャネル領域を有する半導体基板を使用する半導体構造およびその製作方法を提供すること。
【解決手段】ゲート電極が、半導体基板上に配置される。スペーサが、ゲート電極の側壁に隣接して配置される。このスペーサは、約１０〜約５０ＧＰａのモジュラスを有する材料で形成される。このモジュラスは、チャネル領域内に向上した応力をもたらす。 （もっと読む）

【課題】ゲート長が１００ｎｍ以下であってもオフリーク電流を十分に抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】Ｎ型ウェル並びにゲート絶縁膜３２及びゲート電極３３が形成された半導体基板３１に対し、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層３４を形成する。ゲート電極３３の長さ（ゲート長）は、１００ｎｍ以下である。イオン注入は、４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０¹²乃至１．５×１０¹³ｃｍ^-2とする。この方法によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。 （もっと読む）

【課題】 半導体装置の閾値電圧を制御する。
【解決手段】 ｎＭＯＳ形成領域とｐＭＯＳ形成領域にマスク９を形成した後、ｐＭＯＳ形成領域にあるマスク９を除去し、ｎＭＯＳ形成領域とｐＭＯＳ形成領域に所定量の金属１１を堆積して、ｐＭＯＳ形成領域のゲート電極３ｂをフルシリサイド化する。そして、これと同様の手順でｎＭＯＳ形成領域のゲート電極３ａを所定量の金属でフルシリサイド化する。堆積する金属の量によって各ゲート電極３ａ，３ｂのシリサイド組成をそれぞれ制御することができるため、各トランジスタについて最適な閾値電圧を得ることが可能になる。 （もっと読む）