【課題】第１、第２ゲートを有するトンネルトランジスタで、第１、第２のゲート間の電圧の差がより小さい場合にしようできるトンネルトランジスタを提供する。
【解決手段】ドレイン２、ソース４およびドレイン２とソース４との間で電流を制御するための少なくとも第１ゲート６とを含み、第１および第２のゲート誘電体材料７、１１の第１側９、１３が、それぞれ第１および第２の半導体部分１４、１５に実質的に沿って、実質的に接続して配置されたトンネルトランジスタ１。 （もっと読む）

【課題】高電圧動作時においても電流コラプス現象を十分に抑制し、高耐圧及び高出力を実現する信頼性の高い化合物半導体装置を得る。
【解決手段】ＨＥＭＴは、化合物半導体層２と、開口を有し、化合物半導体層２上を覆う保護膜と、開口を埋め込み、化合物半導体層２上に乗り上げる形状のゲート電極７とを有しており、保護膜は、酸素非含有の下層絶縁膜５と、酸素含有の上層絶縁膜６との積層構造を有しており、開口は、下層絶縁膜５に形成された第１の開口５ａと、上層絶縁膜６に形成された第１の開口５ａよりも幅広の第２の開口６ａとが連通してなる。 （もっと読む）

【課題】注入した導電性不純物により形成される結晶欠陥の密度を低減し、歩留まり率が向上するような半導体装置の製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置の製造方法は、半導体基板を加熱することにより、半導体基板の基板温度を２００から５００℃の間の所望の温度に維持すると同時に、半導体基板に導電性不純物をイオン注入法もしくはプラズマドーピング法を用いてドーピングし、ドーピングした導電性不純物を活性化させるための活性化処理を行う。 （もっと読む）

【課題】多結晶シリコン膜との接触に起因するショットキー抵抗を低減する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタは、第１の活性領域の表面の一部を覆い二酸化シリコンよりも高い誘電率を有する第１の絶縁材料からなる第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の金属材料からなる第１の金属ゲート電極と、第１の金属ゲート電極上に形成されたｐ型導電型の第１の多結晶シリコン膜を有する。 （もっと読む）

【課題】 チャンネルドーピングあるいは複雑なゲート電極パターン化の必要性なしに、複数のトランジスタが多閾値電圧を有する半導体装置を提供する。
【解決手段】 半導体装置及びその製造方法において、第１トランジスタは、第１材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第２トランジスタは、第３材料で形成された下層と第２材料で形成された上層とを含むゲートスタックを有する。第３トランジスタは、第１材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第４トランジスタは、第３材料で形成された下層と第４材料で形成された上層とを含むゲートスタックを有する。第１材料乃至前記第４材料の仕事関数は互いに異なる。第１トランジスタ乃至第４トランジスタは、互いに異なる閾値電圧を有する。 （もっと読む）

【課題】ダミーゲート電極の除去により形成されたゲート溝へのゲート電極材料の埋め込み性を改善することにより、適切な閾値電圧を持つ電界効果型トランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】ゲート電極１１１ｂは、それぞれ金属又は導電性金属化合物からなる第１導電膜１０８ｂ、第２導電膜１０９ｂ及び第３導電膜１１０ｂが下から順に形成された積層構造を有し、ゲート電極１１１ａは、第２導電膜１０９ａ及び第３導電膜１１０ａが下から順に形成された積層構造を有する。第１導電膜１０８ｂの仕事関数と第２導電膜１０９ａ、１０９ｂの仕事関数とは異なっている。第１導電膜１０８ｂは板状に形成されており、第２導電膜１０９ａ、１０９ｂは凹形状に形成されている。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する目的でＬａなどが導入された高誘電率膜を含むゲート絶縁膜と、その上部のメタルゲート電極との積層構造を有する半導体装置において、ゲート電極のゲート幅を縮小した際、基板側からメタルゲート電極の底面に酸化種が拡散してｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐ。
【解決手段】ＨｆおよびＬｎ含有絶縁膜５ｂとその上部のメタルゲート電極である金属膜９との間に、酸化種の拡散を防ぐためにＡｌ含有膜８ｃを形成する。 （もっと読む）

【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。 （もっと読む）

【課題】半導体処理の方法が提供される。
【解決手段】いくつかの実施形態によれば、高い有効仕事関数を有する電極が形成される。この電極は、トランジスタのゲート電極であってもよく、導電材料の第１の層を堆積し、第１の層を水素含有ガスに露出し、第１の層に導電材料の第２の層を堆積することにより、ｈｉｇｈ−ｋゲート誘電体に形成されてもよい。第１の層は、基板がプラズマ又はプラズマ発生ラジカルに露出されないプラズマ無しプロセス（ｎｏｎ−ｐｌａｓｍａ ｐｒｏｃｅｓｓ）を用いて堆積される。第１の層が露出される水素含有ガスは、励起された水素種を含んでもよく、これは水素含有プラズマの一つであってもよく、水素含有ラジカルであってもよい。第２の層を堆積する前に、第１の層もまた、酸素に露出されてもよい。ゲートスタックのゲート電極の仕事関数は、いくつかの実施形態において約５ｅＶ又はそれ以上であってもよい。 （もっと読む）

【課題】細孔の周囲を囲む細孔壁の材料が膜厚方向に任意に制御されたナノ多孔質薄膜、およびその製造方法を提供することにある。
【解決手段】本発明によるナノ多孔質構造を有するナノ多孔質薄膜は、膜厚方向に沿って複数の層領域を有し、前記複数の層領域は、第一の細孔を有する第一の層領域と第二の細孔を有する第二の層領域とを含み、前記第一の細孔と前記第二の細孔は貫通し、前記第一の層領域と前記第二の層領域とを構成する材料が異なることを特徴とする。 （もっと読む）

【課題】 ＴｉＣ膜を含む半導体構造を形成する方法を提供する。
【解決手段】 高誘電率（ｋ）の誘電体１４および界面層１２を含む積層体を基板１０の表面上に設けるステップと、Ｈｅによって希釈された炭素（Ｃ）源およびＡｒを含む雰囲気において、Ｔｉターゲットをスパッタすることにより、前記積層体上にＴｉＣ膜１６を形成するステップとを含む、半導体構造を形成する方法である。 （もっと読む）

【課題】ＧＩＤＬによるホールの発生効率を向上させることが可能な半導体記憶装置を提供する。
【解決手段】フィン３の両側にゲート絶縁膜５を介して設けられ、フィン３にチャネル領域を形成するゲート電極Ｇと、チャネル領域間のボディ領域にホールを閉じ込めるポテンシャルバリアを形成する不純物拡散層６と、チャネル領域を挟み込むようにしてフィン３に形成されたソース層Ｓ／ドレイン層Ｄとを備え、データ‘１’が書き込まれる際にゲート電圧が負電位かつ基板バイアス電圧およびドレイン電圧が正電位に設定される。 （もっと読む）

【課題】ＭＯＳＦＥＴ特性を改善することができる半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極の下に形成されたゲート絶縁膜と、ゲート絶縁膜の下に、シリコン基板の材料に比して広いバンドギャップを持つチャネル層材料により形成されたチャネル層と、チャネル方向に沿ってチャネル層を挟むように基板に形成されたソース領域とドレイン領域と、チャネル層とソース領域との間のシリコン基板に、チャネル層のソース側端部とオーバーラップするように形成され、且つ、チャネル層とともにキャリアがトンネルするヘテロ界面を成すソースエクステンション層とを有する。 （もっと読む）

【課題】半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供する。
【解決手段】まず、半導体基板上に、ゲート絶縁膜を形成する（ｓ１００）。次いで、ゲート絶縁膜上にゲート電極を形成する（ｓ２００）。次いで、ゲート電極を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】信頼性の劣化及び素子のばらつきを抑制しつつ、所望の閾値電圧を実現する。
【解決手段】実施形態による複数の閾値電圧を有する半導体装置５００は、基板５０２と、第１の閾値電圧を有する基板上の第１のトランジスタ５１０と、第２の閾値電圧を有する基板上の第２のトランジスタ５３０とを具備する。第１のトランジスタは、基板の第１のチャネル領域上に形成された第１の界面層５１６と、第１の界面層上に形成された第１のゲート誘電体層５１８と、第１のゲート誘電体層上に形成された第１のゲート電極５２０，５２２とを具備する。第２のトランジスタは、基板の第２のチャネル領域上に形成された第２の界面層５３６と、第２の界面層上に形成された第２のゲート誘電体層５３８と、第２のゲート誘電体層上に形成された第２のゲート電極５４０，５４２とを具備する。第２の界面層は第１の界面層内になくかつＳｉ、Ｏ及びＮと異なる添加元素を有する。第１及び第２の閾値電圧は異なる。第１及び第２のトランジスタは同一の導電型である。 （もっと読む）

【課題】半導体デバイスを提供する。
【解決手段】理論的な金属：酸素化学量論比を有する高kゲート誘電体、前記高ｋゲート誘電体の上部に設置された、Mを遷移金属として、組成がM_xAl_yで表されるアルミナイドを含むNMOS金属ゲート電極、および前記高ｋゲート誘電体の上部に設置された、アルミナイドを含まないPMOS金属ゲート電極、を有するCMOS半導体デバイス。 （もっと読む）

【課題】複雑な工程を回避すると共に、高い有効仕事関数値を得ることにより、高歩留まり及び高性能の半導体装置を実現できるようにする。
【解決手段】ダミー電極２２をマスクとして、ｎ型活性領域１３にｐ型の不純物イオンを導入することにより、ｎ型活性領域１３におけるダミー電極２２の両側方にｐ型のソースドレイン領域２５ｐを形成し、形成されたソースドレイン領域２５ｐに熱処理を施す。熱処理を施した後に、ｎ型活性領域１３の上に、ダミー電極２２を覆うように層間絶縁膜２６を形成し、形成された層間絶縁膜２６からダミー電極２２を露出し、露出したダミー電極２２を除去する。続いて、層間絶縁膜２６におけるダミー電極２２が除去された凹部２６ａに、第２の金属電極２７を選択的に形成する。 （もっと読む）