【課題】良好な特性の半導体素子を提供すること。
【解決手段】本発明の実施形態にかかる半導体素子は、ＡｌＮ基板、またはＳｉＣ基板上に形成されたＡｌＮ、またはＧａＮ基板上に形成されたＡｌＮ上に、少なくともＡｌＮに対して臨界膜厚以下の厚さのＡｌｘＧａｙＩｎ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ≦１、０≦１−ｘ−ｙ≦１）または、少なくともＡｌＮに対して臨界膜厚以下の厚さのＳｉＣのいずれかからなる電子走行層と、ＡｌｚＧａ１−ｚＮ（０＜ｚ≦１）ゲートとを有することを特徴とする。 （もっと読む）

【課題】実効酸化膜厚の極めて薄いゲート絶縁膜を有し、且つ、消費電力の少ない半導体装置を、高い歩留まりで製造することができる半導体装置の製造方法をする。
【解決手段】液体の酸化剤を用いてシリコン基板１の表面を雰囲気に露出させることなく酸化することにより、シリコン基板１の表面にシリコン酸化膜６を形成し、
シリコン酸化膜６の上にアルミニウム酸化膜７を形成し、
アルミニウム酸化膜７の上にランタン酸化膜８を形成し、
ランタン酸化膜８の上にハフニウムシリケイト膜９Ａを形成し、
その後、窒素を導入して熱処理を行うことにより、ハフニウムシリケイト膜９Ａを窒化させて窒化ハフニウムシリケイト膜９を形成し、
前記熱処理により、シリコン酸化膜６ないしランタン酸化膜８を、ランタンアルミニウムシリケイトとする。 （もっと読む）

【課題】半導体基板に対して略垂直な形状のゲート電極を有する半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の主面１１ａにゲート絶縁膜１２を介して形成された金属含有膜１９を有するゲート電極膜３０上にマスク材３１を形成し、マスク材３１を用いてゲート電極膜３０をゲート絶縁膜１２が露出するまで異方性エッチングし、ゲート電極１３を形成する工程と、金属含有膜１９を酸化し、金属含有膜１９の側壁に酸化膜３４を形成する工程と、ゲート絶縁膜１２を等方性エッチングし、半導体基板１１上に露出したゲート絶縁膜１２を除去するとともに、半導体基板１１と金属含有膜１９との間に挟まれたゲート絶縁膜１２を後退させる工程と、金属含有膜１９を選択的に等方性エッチングし、金属含有膜１９のゲート絶縁膜１２より外側に突出した部位を除去する工程と、を具備する。 （もっと読む）

【課題】Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供する。
【解決手段】基板上の第１領域２０１にＮ型トランジスタが形成され、前記基板上の第２領域２０２にＰ型トランジスタが形成された半導体装置１０１であって、前記基板１１１と、シリコンを含有する第１のゲート絶縁膜１２１と、第１の金属と酸素とを含有する第２のゲート絶縁膜１２２と、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜１２３と、ハフニウムを含有する第４のゲート絶縁膜１２４と、金属と窒素とを含有するゲート電極層１３１とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚くなっている。 （もっと読む）

【課題】デュアルゲート電極構造のＭＯＳトランジスタにおいて、閾値電圧シフト及びばらつきを抑えることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備える半導体装置において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極のポリゲート電極を備えたデュアルゲート構造のＭＯＳトランジスタであって、デュアルゲート型ＭＯＳトランジスタのポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウムとシリコンとが混在した第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有している。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいて共通のゲート絶縁膜構造及びゲート電極材料を用いながら、各々のトランジスタのしきい値電圧を適正な値へ設定し、且つゲート絶縁膜における酸素欠損に伴う移動度の低下を抑制する。
【解決手段】メタルゲート電極及び高誘電率ゲート絶縁膜を用いた半導体装置の製造方法であって、ｎ型半導体領域２００及びｐ型半導体領域３００上にそれぞれ、シリコン酸化物からなる第１のゲート絶縁膜、Ｌａ，Ａｌ，Ｏを含む第２のゲート絶縁膜、Ｈｆを含む第３のゲート絶縁膜を積層し、その上に金属膜からなるゲート電極を形成し、次いでｐ型半導体領域３００上の、第１のゲート絶縁膜，第２のゲート絶縁膜，第３のゲート絶縁膜，及びゲート電極の積層構造を、水素拡散防止膜３５０で被覆した後、水素雰囲気で熱処理を施す。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】半導体基板１０上に設けられた、基板１０とは格子定数の異なる合金半導体からなる下地層２０と、下地層２０上に設けられた、下地層２０とは格子定数が異なり、チャネル長方向及びチャネル幅方向の一方に引っ張り応力、他方に圧縮応力が付与されたチャネル半導体層３０と、チャネル半導体層３０を挟むように下地層２０上に設けられたソース・ドレイン領域６０，７０と、チャネル半導体層３０上にゲート絶縁膜４０を介して設けられたゲート電極５０とを備えた電界効果トランジスタであって、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成され、且つ熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制できるスタティック・ランダム・アクセス・メモリを得ること。
【解決手段】スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜は、前記前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。 （もっと読む）

【課題】 ハフニウムシリケートからなるゲート絶縁膜に、アルミナ膜を重ねると、等価酸化膜厚を薄くすることが困難になる。また、ハフニウムシリケートからなるゲート絶縁膜内にＡｌが拡散すると、正孔の移動度が低下してしまう。
【解決手段】 半導体基板(10)の上に、ＨｆとＯとを含む絶縁膜(16)を形成する。この絶縁膜の上に、構成元素として酸素とチタンとを含むキャップ膜(17)を形成する。絶縁膜及びキャップ膜を、窒素ガスまたは希ガス雰囲気中で熱処理し、キャップ膜中のチタンを絶縁膜内に拡散させることにより、ゲート絶縁膜(18)を形成する。ゲート絶縁膜の上に、ゲート電極膜(19)を形成する。 （もっと読む）

【課題】
メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタとを、少ない工程数で形成する。
【解決手段】
半導体装置は、シリコン層を有する半導体基板と、半導体基板に画定されたｎ型活性領域とｐ型活性領域と、ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物を含む材料で形成された、第１ゲート電極および第２ゲート電極と、を有することを特徴とする。 （もっと読む）

【課題】炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させる。
【解決手段】少なくともｎ型ＭＩＳトランジスタＮＴｒを有する半導体装置において、ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備え、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。 （もっと読む）

【課題】ゲートのデプリーションの影響が最小にされた、半導体デバイスのゲート電極の製造方法が提案される。
【解決方法】この方法は、２つの堆積プロセスで構成され、第１工程では、薄い層を堆積し、イオン注入により激しくドーピングする。第２堆積は、ドーピングに関連するイオン注入により、ゲート電極を完成させる。この２つの堆積プロセスにより、ゲート電極／ゲート誘電体界面におけるドーピングを最大にする一方で、ホウ素がゲート誘電体に浸透するリスクを最小にすることができる。別の構成では、両ゲート電極層のパターン形成を含み、ドレイン延長部及びソース／ドレインの注入をゲートのドーピングの注入として使用する利点と、２つのパターンをずらし、非対称デバイスを生成するという選択肢がある。ドーパントを、誘電体層の中に含まれる注入層から半導体表面に拡散させることにより、浅い接合部を半導体基板に形成する方法が提供される。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐＭＯＳＦＥ
ＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上を図る。
【解決手段】
シリコン基板２上にｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ３０を備えるＣＭＯＳＦＥＴ
１において、ｐＭＯＳＦＥＴ１０は、シリコン基板２上に形成されたゲート絶縁膜１２と
、ゲート絶縁膜１２上に形成されたハフニウム層１４と、ハフニウム層１４上に形成され
たゲート電極１３とを備える。ｎＭＯＳＦＥＴ３０は、シリコン基板２上に形成されたゲ
ート絶縁膜３２と、ゲート絶縁膜３２上に形成されたハフニウム層３４と、ハフニウム層
３４上に形成されたゲート電極３３とを備える。ハフニウム層３４の面密度は、ハフニウ
ム層１４の面密度より低い。 （もっと読む）

【課題】キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極／Ｈｆを含有するゲート絶縁膜のゲートスタック構造を有するＭＯＳＦＥＴを備えた半導体装置を適用すること。
【解決手段】Ｐ型半導体領域１０５を含む半導体基板１０１と、Ｐ型半導体領域１０１に形成されたＮチャネルＭＯＳＦＥＴとを具備してなり、前記ＮチャネルＭＯＳトランジスタは、半導体基板１０１上に形成され、ハフニウムを含有するゲート絶縁膜１０８と、ゲート絶縁膜１０９上に形成され、膜厚が所定値以下のランタン酸化膜１０９と、ランタン酸化膜１０９上に形成され、Ｎ／Ｔｉ原子数比が１未満の窒化チタン膜１１０を含むゲート電極とを具備してなることを特徴とする。 （もっと読む）

【課題】high-k膜とメタルゲート電極とを有する同一導電型の２つ以上のトランジスタが同一基板内に形成された半導体装置において、閾値電圧の差をチャネル領域における不純物濃度の差に由来する閾値電圧の差よりも大きくすることは難しかった。
【解決手段】半導体装置は、第１のトランジスタと、第１のトランジスタと同一導電型の第２のトランジスタとを備えている。第１のトランジスタは、高誘電体材料と第１の金属とを含有する第１のゲート絶縁膜８ａと、第１のゲート電極１１ａとを備えている。第２のトランジスタは、高誘電体材料と第１の金属と閾値電圧調整用不純物とを含有する第２のゲート絶縁膜８ｂと、第２のゲート電極１１ｂとを備えている。第１のゲート絶縁膜８ａは、第２のゲート絶縁膜８ｂに比べて閾値電圧調整用不純物の濃度が低い、又は閾値電圧調整用不純物を含有していない。 （もっと読む）

【課題】しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧は、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧よりも大きく、第２のｎＭＩＳトランジスタＴ２ｎが有する第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第１のｎＭＩＳトランジスタＴ１ｎが有する第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。 （もっと読む）

【課題】マルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御可能な半導体装置の製造方法を提供する。
【解決手段】ＬＶ領域、ＭＶ領域及びＨＶ領域にＳｉＧｅ膜５をそれぞれ形成し、
ＬＶ領域、ＭＶ領域及びＨＶ領域におけるＳｉＧｅ膜５の上に第１のゲート絶縁膜６を形成し、
ＭＶ領域における第１のゲート絶縁膜６を除去し、
ＬＶ領域とＨＶ領域における第１のゲート絶縁膜６、及びＭＶ領域におけるＳｉＧｅ膜５の上に第２のゲート絶縁膜８を形成し、
ＬＶ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８を除去し、
ＬＶ領域におけるＳｉＧｅ膜５の上にシリコン膜１０を形成し、
ＬＶ領域におけるシリコン膜１０、及びＭＶ領域とＨＶ領域とにおける第２のゲート絶縁膜８の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜１２及びメタル層１３を順次形成する。 （もっと読む）

【課題】ゲート電極部のしきい値電圧の変動が抑制される半導体装置と、その製造方法を提供する。
【解決手段】素子形成領域２では、Ｐ−ＨＫ膜６と、仕事関数制御用の金属膜８が形成されている。素子形成領域３では、Ｎ−ＨＫ膜７と、仕事関数制御用の金属膜９が形成されている。その金属膜８，９の上にポリシリコン膜１０およびニッケルシリサイド膜１１が形成されている。境界側壁絶縁膜５は、Ｐ−ＨＫ膜７とＮ−ＨＫ膜６とに接触する態様でＰ−ＨＫ膜７とＮ−ＨＫ膜６との間に介在するとともに、金属膜８と金属膜９とに接触する態様で金属膜８と金属膜９との間に介在している。 （もっと読む）

【課題】ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上の全面にシリコン酸窒化膜５を形成し、シリコン酸窒化膜５上にランタン酸化膜６を形成し、ｐＭＯＳ領域Ｒ_ｐＭＯＳからランタン酸化膜６を除去する。次に、全面に高誘電率膜である窒化ハフニウムシリケイト膜７を形成し、アルミニウム含有窒化チタン膜８を形成し、ポリシリコン膜９を形成し、これらの積層膜をゲート電極形状に加工する。次に、ソース・ドレイン領域１２及び１３に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜８中に含まれるアルミニウムを、ｐＭＯＳ領域Ｒ_ｐＭＯＳにおけるシリコン酸窒化膜５と窒化ハフニウムシリケイト膜７との界面まで拡散させる。 （もっと読む）

【課題】ＮＭＯＳＦＥＴの高誘電率膜に第１金属を拡散させ、かつＰＭＯＳＦＥＴの高誘電率膜に第２金属を拡散させるときに、高誘電率膜上に異物が生じることを抑制する。
【解決手段】ＮＭＯＳＦＥＴ形成領域８０とＰＭＯＳＦＥＴ形成領域８２に第１金属を含む膜１６を形成し、ＰチャネルＭＯＳＦＥＴ形成領域８２から膜１６を除去する。次いで、ＮチャネルＭＯＳＦＥＴ形成領域８０とＰチャネルＭＯＳＦＥＴ形成領域８２に高誘電率膜２０を形成する。次いで、ＮチャネルＭＯＳＦＥＴ形成領域８０とＰチャネルＭＯＳＦＥＴ形成領域８２に第２金属を含む膜２２を形成し、ＮチャネルＭＯＳＦＥＴ形成領域８０から膜２２を除去する。次いで半導体基板１０を熱処理することにより、第１金属および第２金属を高誘電率膜２０の中に拡散させて第１高誘電率膜５８及び第２高誘電率膜６０を形成する。 （もっと読む）