【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。
【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。 （もっと読む）

【課題】電界効果トランジスタを有する半導体装置のトランジスタ性能を向上させることのできる技術を提供する。
【解決手段】ゲート絶縁膜５およびゲート電極６ｎ，６ｐの側面にサイドウォール９を形成した後、サイドウォール９の両側の半導体基板１に不純物をイオン注入して不純物領域を形成する。続いて、半導体基板１の主面上に第１絶縁膜１４、第２絶縁膜１５、および第３絶縁膜１６を順次形成した後、イオン注入された上記不純物を活性化する熱処理を行う。ここで、第１絶縁膜１４は、第２絶縁膜１５よりも被覆性のよい膜であり、かつ、第２絶縁膜１５とエッチング選択比が異なる膜である。第２絶縁膜１５は、第１絶縁膜１４よりも水素の拡散を阻止する機能が高い膜である。第３絶縁膜１６は、第１絶縁膜１４および第２絶縁膜１５よりも内部応力の変化が大きい膜である。 （もっと読む）

【課題】トンネルトランジスタのトンネルオフリーク電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された第１導電型のソース領域、および前記第１導電型とは逆導電型の第２導電型のドレイン領域を備える。さらに、前記ゲート電極は、前記ゲート電極内の前記ソース領域側に形成された前記第１導電型の第１領域と、前記ゲート電極内の前記ドレイン領域側に形成され、前記第１領域に比べて、前記第１導電型の不純物濃度から前記第２導電型の不純物濃度を引いた値が低い第２領域とを有する。 （もっと読む）

【課題】ＴｉＮ膜及びバッファ層から形成されるバリアー膜を備えるポリメタルゲート電極を持つ半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に半導体基板側から順に積層された導電性ポリシリコン膜、第１金属シリサイド膜、バリアー膜、及び金属膜から形成されるポリメタルゲート電極と、を備える半導体素子である。バリアー膜は、第１金属シリサイド膜上に形成されるＴｉＮ膜と、ＴｉＮ膜と金属膜との間に介在されるバッファ層と、を備える。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）

【課題】特性の良好な半導体装置を製造する。
【解決手段】本発明は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の上方に、シリコン膜と絶縁膜ＣＰとの積層膜を形成する工程と、（ｂ）積層膜をパターニングすることによりゲート電極ＧＥ１とその上部に配置された絶縁膜ＣＰとの積層体を形成する工程と、（ｃ）積層体の側壁にサイドウォール膜ＳＷを形成する工程と、（ｄ）絶縁膜ＣＰを除去する工程と、（ｅ）サイドウォール膜ＳＷおよびゲート電極ＧＥ１の合成体の両側の半導体基板中および前記ゲート電極ＧＥ１中にヒ素（Ａｓ）を注入する工程と、を有する。かかる製法によれば、ヒ素（Ａｓ）のイオン注入によるゲート電極ＧＥ１の体積膨張、特に、横方向への膨らみを低減することができ、ゲート電極とコンタクトプラグとの短絡を低減できる。 （もっと読む）

【課題】トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。 （もっと読む）

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０^１７ｃｍ^−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】ＭＯＳトランジスタの特性のばらつきを低減するために有利な技術を提供する。
【解決手段】ＭＯＳトランジスタを含む半導体装置の製造方法は、半導体基板の上に形成された第１絶縁膜の上にゲート電極材料層を形成する工程と、前記ゲート電極材料層の上にエッチングマスクを形成する工程と、前記ゲート電極材料層をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基板の上に第２絶縁膜を形成する工程とを含み、前記ゲート電極を形成する工程では、前記ゲート電極材料層がパターニングされるとともに、少なくとも、前記ゲート電極の側面の下部と、前記第１絶縁膜のうち前記側面に隣接する部分とを保護する保護膜が形成され、前記第２絶縁膜を形成する工程では、前記保護膜を覆うように前記第２絶縁膜が形成される。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】既存のＣＭＯＳ製造工程に対して工程の追加や変更を行うことなく、素子に要求される耐圧に応じて横型半導体装置が有するＬｏｃｏｓ酸化膜を最適に制御することができる、横型半導体装置の製造方法を提供する。
【解決手段】半導体基板（１００、１０１）上のＬｏｃｏｓ形成領域に、遮蔽部及び開口部が所定の幅及び間隔で設けられたパターン（１１３ａ、１１３ｂ）を有するマスク（１１３）を形成する（工程３ａ、３ｂ）。マスク（１１３）を用いた熱酸化処理を施してＬｏｃｏｓ形成領域を酸化させ、半導体基板（１００、１０１）のドリフト領域上に厚さが異なる（１１５ａ、１５５ｂ）Ｌｏｃｏｓ酸化膜（１０５ａ、１０５ｂ）を同時に形成する（工程４ａ、４ｂ）。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ⁻⁻層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）