説明

Fターム[5F140BF31]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | ゲート電極 (19,255) | 構造、不純物の状態 (690)

Fターム[5F140BF31]の下位に属するFターム

Fターム[5F140BF31]に分類される特許

1 - 14 / 14


【課題】チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させる半導体装置を提供する。
【解決手段】チャネル形成領域を有する半導体基板10上にゲート絶縁膜20が形成され、ゲート絶縁膜20の上層にゲート電極21が形成され、ゲート電極21の上層にチャネル形成領域に応力を印加する第1応力導入層22が形成されており、ゲート電極21及び第1応力導入層22の両側部における半導体基板10の表層部にソースドレイン領域13が形成されており、少なくとも第1応力導入層22の領域を除き、ソースドレイン領域13の上層に、チャネル形成領域に第1応力導入層22と異なる応力を印加する第2応力導入層26が形成されている構成とする。 (もっと読む)


【課題】気体感応型の半導体装置を、補償の手間を少なくする、簡単で確実な信号形成および信号評価に関して改良する。
【解決手段】ゲート電極、および/または、このゲート電極を半導体チャネルから絶縁するゲート絶縁層、および/または、ゲート電極と半導体チャネルとの間に設けられるゲートスタック層が2つの面セクションを有し、この2つの面セクションは、複数の気体に対して異なる感度を有する。 (もっと読む)


【課題】ノーマリオフ動作を達成し、十分なチャネル電流が得られ、かつ、しきい値電圧制御が容易な窒化物系半導体ヘテロ接合電界効果トランジスタを提供する。
【解決手段】GaN層10とAlGaN層11のヘテロ接合界面をチャネルとする電界効果トランジスタにおいて、負の電荷を有する第三の層40をゲート電極34下のゲート絶縁膜31中に設けるとともに、ヘテロ接合を形成する窒化物半導体内にフッ素イオンF等の負のイオン41を注入する。第三の層40はCl等の負のイオンが注入される。ゲート絶縁膜31中およびAlGaN層11中に適量の負のイオンを注入することにより、しきい値電圧が上がりノーマリオフ動作を確実に達成するとともに、十分なチャネル電流が得られる。 (もっと読む)


【課題】 製造プロセスの複雑化や製造コストの増大を招くことなく、デュアルメタルゲートCMOS構造を実現する。
【解決手段】 基板上にn,pチャネルの各MISトランジスタ100,200を有する半導体装置であって、nMISトランジスタ100は、基板10上に形成されたp型半導体領域101と、p型半導体領域101上にゲート絶縁膜104を介して形成され、1モノレイヤー以上3nm以下の下層ゲート電極111と、下層ゲート電極111上に形成され、平均的な電気陰性度が下層ゲート電極111のそれより0.1以上小さい上層ゲート電極112とを含み、pMISトランジスタ200は、基板10上に形成されたn型半導体領域201と、n型半導体領域201上にゲート絶縁膜204を介して形成され、上層ゲート電極111と同一金属材料からなるゲート電極210とを含んで形成されている。 (もっと読む)


【課題】ゲート電極として用いられる導電膜を形成する際、ボールパターンの内部に発生するボイドの成長及び移動を阻止し得るバルブ型埋め込みチャネルを備えた半導体素子及びその製造方法を提供すること。
【解決手段】半導体素子の製造方法は、基板にバルブ型埋め込み領域(24、26)を形成するステップと、バルブ型埋め込み領域(24、26)の形成された基板(21B)の上にゲート絶縁膜(27)を形成するステップと、ゲート絶縁膜(27)の上に2つの以上の導電膜からなり、これらの導電膜の間に不連続界面(30)を有するゲート導電膜(28A、29)を形成して、バルブ型埋め込み領域(24、26)を埋め込むステップとを含む。 (もっと読む)


【課題】インピーダンスの異なる2つの配線の接続部におけるインピーダンスの大きさを、その作製後に変更可能な半導体装置を提供する。
【解決手段】基板の表面から所定の深さまでに設けられ、信号線路の入力端子および出力端子となる2つの拡散層と、2つの拡散層の間に設けられ、チャネルによる信号線路が生成されるチャネル部と、チャネル部に沿って酸化膜を介して設けられ、両端のうち入力端子側と出力端子側とで異なる電圧が印加されるとチャネル部に信号線路を生成させるゲート電極とを有する構成である。 (もっと読む)


【課題】異なる金属組成比を持つFUSI化構造体、特に一体に形成されたゲート電極における金属拡散を防止できるようにする。
【解決手段】半導体装置は、第1のゲート電極104aを有するN型FETと第2のゲート電極104bを有するN型FETとを有している。第1のゲート電極104a及び第2のゲート電極104bは、接続部により一体に形成され且つ金属により互いの金属組成比が異なるようにフルシリサイド化されており、接続部の少なくとも一部には、第1のゲート電極104a及び第2のゲート電極104bを構成する金属の拡散を防止する拡散防止膜105が形成されている。 (もっと読む)


【課題】微細化されてもnMOS及びpMOSのそれぞれの素子特性を向上させることが可能な半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板上に絶縁膜を介して形成された第1のゲート電極と、前記第1のゲート電極を挟んで前記半導体基板中に形成された第1の拡散層と、前記第1の拡散層に形成された第1方向の内部応力を内在する第1の導電体層とを具備する第1の半導体素子と、前記半導体基板上に絶縁膜を介して形成された第2のゲート電極と、前記第2のゲート電極を挟んで前記半導体基板中に形成された第2の拡散層と、前記第2の拡散層に形成され、前記第1の導電体層と同じ元素により構成され、前記第1方向と逆向きの第2方向の内部応力を内在する第2の導電体層とを具備する第2の半導体素子と、を具備する。 (もっと読む)


【課題】 ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、N型ポリメタルゲート電極とP型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 P型ポリメタルゲート電極10pが、P型ポリシリコン層104pと、P型ポリシリコン層104p上に不連続に配置された複数のタングステンシリサイド(WSi)粒子105gからなるWSi層105と、WSi層105の不連続部分に露出したP型シリコン層104p上及びWSi層105(WSi粒子105g)表面に連続的に形成されたシリコン膜106と、窒化タングステン(WN)層107と、タングステン(W)層108とを備えて構成される。 (もっと読む)


【課題】 ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にMISFETのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供する。
【解決手段】 図2(b)に示すように、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜には、酸化シリコン膜より誘電率の高い高誘電体膜が使用され、ゲート電極には、プラチナリッチシリサイド膜が使用される。プラチナリッチシリサイド膜は、プラチナ原子に対するシリコン原子の比が1未満である膜をいう(PtSi:x<1)。このプラチナリッチシリサイド膜からなるゲート電極には、導電型不純物としてホウ素が導入されている。このホウ素は、ゲート絶縁膜とゲート電極との界面に偏析している。 (もっと読む)


【課題】 ファセット形状のない金属シリサイド層を形成し、ソース・ドレインとシリコン基板との間の接合リークを減少させる。
【解決手段】 シリコン基板1の上にソース・ドレイン5を形成し、その上にシリサイド化用金属膜(Ni膜)6、ストレス膜7を形成する。ストレス膜7としてTiN膜およびCo膜からなる積層膜を形成する。この状態でシリサイド化アニールを行うと、ストレス膜7は引っ張り応力10aを有する。この応力に対応するように、シリサイド化用金属膜6は圧縮応力10bを有する。
このようにしてシリサイド化用金属膜6をシリコン基板1とシリサイド化反応させることにより、反応速度が抑制される。このため、ファセット形状を有しないNiモノシリサイド層(NiSi)を形成することができる。これにより、ソース・ドレイン5とシリコン基板1との間の接合リーク電流を減少させることができる。 (もっと読む)


【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型nMOSFET構造を備えたトランジスタ構造および表面チ
ャネル型pMOSFET構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたnMOSFET構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するN
型ポリシリコン層に含まれるN型不純物の濃度が、略一定である半導体装置。 (もっと読む)


【課題】メタルゲート電極を用いた高性能のCMOS電界効果半導体装置を提供する。
【解決手段】n型ゲート電極及びp型ゲート電極を同一のメタルで構成し、且つ、そのN濃度をn型ゲート電極とp型ゲート電極とで異ならせる。それにより、所定の仕事関数差のn型ゲート電極及びp型ゲート電極を備える高性能のCMOS電界効果半導体装置が実現可能になる。また、そのように同一のメタルで構成されたN濃度の異なる層上に低抵抗層を形成することにより、n型ゲート電極とp型ゲート電極の仕事関数を制御しつつそれらの低抵抗化を図ることが可能になり、より高性能のCMOS電界効果半導体装置が実現可能になる。 (もっと読む)


【課題】 低コストで歩留り良く製造でき、ゲート絶縁膜の信頼性が高く、しきい値電圧のばらつきが小さい半導体装置及びその製造方法を提供する。
【解決手段】 金属シリサイド膜4は、ゲート絶縁膜3上にアモルファスSi膜、金属膜及びSi膜5を順次形成し、熱処理によって金属膜をシリサイド化することにより得られる。金属膜の上にSi膜5を形成し、ゲート電極のゲート絶縁膜3側からのシリサイド化反応により金属シリサイド膜4を形成するため、不純物イオンがゲート電極とゲート絶縁膜3との界面に濃縮することが無い。これにより、不純物イオンのゲート絶縁膜3中又はチャネル領域への拡散を抑制し、MISFETのしきい値のばらつきを低減できる。また、ゲート絶縁膜3とゲート電極との界面における不純物の偏析を抑制し、ゲート電極の剥離を防止することができるため、ゲート絶縁膜3の信頼性が高い。 (もっと読む)


1 - 14 / 14