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Fターム[5F140BF32]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | ゲート電極 (19,255) | 構造、不純物の状態 (690) | 材料の不均一性 (81)

Fターム[5F140BF32]に分類される特許

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【課題】ゲートメタル電極とHigh−k膜とを用いた半導体装置において、低抵抗なゲートメタル電極により仕事関数を調整できるようにする。
【解決手段】半導体装置は、Nウェル102の上に形成された第1のゲート絶縁膜109と、該第1のゲート絶縁膜109の上に形成された第1のゲート電極とを備えている。第1のゲート絶縁膜109は、第1の高誘電体膜109bを含み、第1のゲート電極は、第1の高誘電体膜109bの上に形成され、TiN層110aとAlN層110bとが交互に積層された第1の実効仕事関数調整層110を含む。TiN層110aはAlN層110bよりも抵抗が小さく、且つ、AlN層110bはTiN層110aよりも実効仕事関数の調整量が大きい。 (もっと読む)


【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】部分反応方式のサリサイドプロセスによりゲート電極8a、8b、n型半導体領域9bおよびp型半導体領域10bの表面に金属シリサイド層41を形成する。金属シリサイド層41を形成する際の第1の熱処理では、熱伝導型アニール装置を用いて半導体ウエハを熱処理し、第2の熱処理では、マイクロ波アニール装置を用いて半導体ウエハを熱処理することにより、第2の熱処理を低温化し、金属シリサイド層41の異常成長を防ぐ。これにより金属シリサイド層41の接合リーク電流を低減する。 (もっと読む)


【課題】メタルゲートを用いたCMISまたはCMOS構造の集積回路デバイスにおいて、Nチャネル領域およびPチャネル領域におけるゲート絶縁膜、メタルゲート層等のつくり分けに関しては、種々の方法が提案されているが、プロセスが複雑になる等の問題があった。
【解決手段】本願発明は、CMOS集積回路デバイスの製造方法において、Nチャネル領域およびPチャネル領域において、ゲート電極膜形成前の高誘電率ゲート絶縁膜の電気的特性を調整するためのチタン系窒化物膜を下方のチタンを比較的多く含む膜と、上方の窒素を比較的多く含む膜を含む構成とするものである。 (もっと読む)


【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】絶縁表面上に設けられたnチャネル型TFTを有する半導体装置は、半導体膜が引っ張り応力を受けるように、導電膜、例えばゲート電極に不純物元素が導入され、絶縁表面上に設けられたpチャネル型TFTを有する半導体装置は、半導体膜が圧縮応力を受けるように、導電膜、例えばゲート電極に不純物が導入されている。 (もっと読む)


【課題】所望の実効仕事関数(例えば、高い実効仕事関数)を実現し、かつ、EOTが変化しない、またはEOTの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、TiとAlとNを含有し、該金属窒化膜のTiとAlとNのモル比率(N/(Ti+Al+N))が0.53以上であり、かつ、上記金属窒化物層のTiとAlとNのモル比率(Ti/(Ti+Al+N))が0.32以下であり、かつ上記金属窒化物層のTiとAlとNのモル比率(Al/(Ti+Al+N))が0.15以下である。 (もっと読む)


【課題】本発明は、高性能でかつ閾値電圧の低い半導体装置とその製造方法を提供することを目的とする。
【解決手段】基板に形成され、NMOSトランジスタが形成されるNMOS形成領域とPMOSトランジスタが形成されるPMOS形成領域とを絶縁分離する素子分離領域と、該基板上に形成されたHigh−k材料からなるNMOSおよびPMOSのゲート絶縁膜と、該NMOSのゲート絶縁膜上に形成されたNMOSゲート電極と、該PMOSゲート絶縁膜上に形成された第1ニッケルシリサイド層と、該第1ニッケルシリサイド層上に形成され、該第1ニッケルシリサイド層よりも厚くかつ該第1ニッケルシリサイド層よりニッケル密度が大きい第2ニッケルシリサイド層と、を有するPMOSゲート電極と、該NMOSゲート電極および該PMOSゲート電極の側壁に形成されたサイドウォールスペーサとを備える。 (もっと読む)


【課題】 ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、pMOSFE
TとnMOSFETで、適した面密度とすることで、CMOSFETの性能向上を図る。
【解決手段】
シリコン基板2上にpMOSFET10とnMOSFET30を備えるCMOSFET
1において、pMOSFET10は、シリコン基板2上に形成されたゲート絶縁膜12と
、ゲート絶縁膜12上に形成されたハフニウム層14と、ハフニウム層14上に形成され
たゲート電極13とを備える。nMOSFET30は、シリコン基板2上に形成されたゲ
ート絶縁膜32と、ゲート絶縁膜32上に形成されたハフニウム層34と、ハフニウム層
34上に形成されたゲート電極33とを備える。ハフニウム層34の面密度は、ハフニウ
ム層14の面密度より低い。 (もっと読む)


【課題】キャップ膜としてのランタン酸化膜の膜厚の増加を抑えつつ、閾値電圧の低減化を図れる、窒化チタン膜を含むメタルゲート電極/Hfを含有するゲート絶縁膜のゲートスタック構造を有するMOSFETを備えた半導体装置を適用すること。
【解決手段】P型半導体領域105を含む半導体基板101と、P型半導体領域101に形成されたNチャネルMOSFETとを具備してなり、前記NチャネルMOSトランジスタは、半導体基板101上に形成され、ハフニウムを含有するゲート絶縁膜108と、ゲート絶縁膜109上に形成され、膜厚が所定値以下のランタン酸化膜109と、ランタン酸化膜109上に形成され、N/Ti原子数比が1未満の窒化チタン膜110を含むゲート電極とを具備してなることを特徴とする。 (もっと読む)


【課題】nMOS及びpMOSの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板1上の全面にシリコン酸窒化膜5を形成し、シリコン酸窒化膜5上にランタン酸化膜6を形成し、pMOS領域RpMOSからランタン酸化膜6を除去する。次に、全面に高誘電率膜である窒化ハフニウムシリケイト膜7を形成し、アルミニウム含有窒化チタン膜8を形成し、ポリシリコン膜9を形成し、これらの積層膜をゲート電極形状に加工する。次に、ソース・ドレイン領域12及び13に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜8中に含まれるアルミニウムを、pMOS領域RpMOSにおけるシリコン酸窒化膜5と窒化ハフニウムシリケイト膜7との界面まで拡散させる。 (もっと読む)


【課題】ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置を提供する。
【解決手段】半導体装置1は、基板(シリコン基板2)と、シリコン基板2上に設けられたゲート絶縁膜4と、ゲート絶縁膜4上に設けられたゲート電極(Pt含有NiSi電極19)を備え、Pt含有NiSi電極19が、ゲート絶縁膜4とPt含有NiSi電極19との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が1より大きい金属リッチシリサイドであることを特徴とする。 (もっと読む)


【課題】互いに異なる金属膜厚からなるゲート電極を有するn型及びp型MISトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第1のMISトランジスタと第2のMISトランジスタとを備える。第1のMISトランジスタは、第1の活性領域12a上に形成された第1のゲート絶縁膜13aと、第1のゲート絶縁膜13a上に形成された第1の金属膜14a、及び、第1の金属膜14a上に形成された第1のシリコン膜17aを含む第1のゲート電極24Aとを備える。第2のMISトランジスタは、第2の活性領域12b上に形成された第2のゲート絶縁膜13bと、第2のゲート絶縁膜上に形成された第1の金属膜14b、第1の金属膜14b上に形成された第2の金属膜15b、及び、第2の金属膜15bの上に形成された第2のシリコン膜17bを含む第2のゲート電極24Bとを備えている。 (もっと読む)


【課題】ゲート電極中のシリコン混晶層の形成を制御することにより、キャップ膜の形成を不要とし、シリサイド層を精度良く形成する。
【解決手段】第1導電型の半導体領域10x上に形成されたゲート絶縁膜13と、ゲート絶縁膜13上に形成され、第2導電型のポリシリコン膜28Aとポリシリコン膜28A上に形成された炭素を含む第1のシリコン混晶層25とを有するゲート電極25Aと、第1のシリコン混晶層25上に形成された第1のシリサイド層29と、半導体領域10xにおけるゲート電極25Aの側方下の領域に形成された第2導電型の不純物拡散領域24と、不純物拡散領域24の上部領域に形成された炭素を含む第2のシリコン混晶層26と、第2のシリコン混晶層26上に形成された第2のシリサイド層30とを備えている。 (もっと読む)


【課題】high−k膜を含むFETにおいて、低抵抗金属として高融点金属を用いた場合のイオン注入時のゲートにおけるドーパント突き抜けの問題と、低抵抗金属のグレインサイズの下地依存に起因したPMISトランジスタとNMISトランジスタとのゲート抵抗の差を解決する。
【解決手段】high−k膜4上に形成されるゲート電極を、仕事関数金属膜5とその上部の第一の低抵抗膜6、第二の低抵抗膜7で構成したMISトランジスタにおいて、仕事関数金属膜5上の、タングステンからなる第一の低抵抗膜6のグレインサイズを前記第一の低抵抗膜6上の第二の低抵抗膜7のグレインサイズより小さくする。 (もっと読む)


【課題】高速動作が可能なMIPS構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板1の上に形成されたゲート絶縁膜3と、該ゲート絶縁膜3の上に順次形成され、TiN膜4とポリシリコン膜5とにより構成されたゲート電極20の第2のゲート電極部20bと、半導体基板1の上にゲート電極20を覆うように形成された層間絶縁膜8とを有している。層間絶縁膜8及びポリシリコン膜5を貫通して形成されたコンタクト9は、TiN膜4と直接に接続されている。 (もっと読む)


【課題】 外部に新たな素子を追加することなく、簡易な構成によってEMI対策を行うことが可能なスイッチングデバイス(MOSトランジスタ)を提供する。
【解決手段】 領域B1〜B3に跨って連続して形成されたゲート電極4と、ゲート電極4に対して電圧を印加するためのゲート配線6と、ゲート配線6とゲート電極4とを電気的に接続するゲートコンタクト5と、ゲート電極4を介して対向するように形成されたソース拡散領域22及びドレイン拡散領域12と、を備えてなり、ゲート電極4が、導通時にソース/ドレイン拡散領域間を流れる電流が領域B1内よりも低い領域B3内の少なくとも一部において領域B1内よりも抵抗率の高い高抵抗材料で形成されており、ゲートコンタクト5との接触箇所から領域B1と領域B3との境界までの間に高抵抗材料で形成された領域を有する。 (もっと読む)


【課題】ゲート電極をフルシリサイド化したMISFETを有する半導体装置及びその製造方法に関し、MISFETの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のMISFETを有する半導体装置を提供する。
【解決手段】半導体基板10上に形成されたゲート絶縁膜18と、ゲート絶縁膜18上に形成された金属シリサイド膜56bと、金属シリサイド膜56b上に形成された金属シリサイド膜56aとを有し、金属シリサイド膜56bにおける金属元素に対するシリコンの組成が、金属シリサイド膜56aにおける金属元素に対するシリコンの組成よりも大きいゲート電極26nと、ゲート電極26nの両側の半導体基板10内に形成された不純物拡散領域対54とを含むトランジスタを有する。 (もっと読む)


【課題】応力を調整した多層シリコン膜を形成する方法を提供する。
【解決手段】シリコンソースガスを備える第1のプロセスガスを該プロセスチャンバ内に流入させることによって、非晶質シリコン膜406が該基板上に形成される。シリコンソースガスを備える第1のプロセスガス混合物と、H及び不活性ガスを備える第1の希釈ガス混合物とを第1の温度で堆積チャンバ内に流入させることによって、多結晶シリコン膜408が該非晶質シリコン膜上に形成される。 (もっと読む)


【課題】シリサイド膜を有するMISトランジスタを備えた半導体装置において、接合リークを悪化させることなくゲート電極(Pch領域、Nch領域及びPN接合部)上のシリサイド層の断線を抑制する。
【解決手段】半導体装置は、半導体基板101と、半導体基板101上に形成されたゲート絶縁膜103と、ゲート絶縁膜103上に形成され、上部に金属シリサイド層108a及び108bを有するゲート電極104と、半導体基板101のうちのゲート電極104の両側に形成され、ソース領域及びドレイン領域となる活性領域106a及び106bとを備え、ゲート電極104は、P型不純物が導入されたP型部分104aを有し、P型不純物よりも重い所定の不純物元素が、P型部分104aを含むゲート電極104に選択的に導入されている。 (もっと読む)


【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板100表面部にチャネル領域101を挟むように形成された拡散層102と、チャネル領域101上に形成されたゲート絶縁膜103を有し、N型MOSFETのゲート電極104は第1のニッケルシリサイド層104a及び第1のニッケルシリサイド層104a上に形成され第1のニッケルシリサイド層104aよりニッケル含有率が高い第2のニッケルシリサイド層104bからなり、P型MOSFETのゲート電極104は第2のニッケルシリサイド層104bよりニッケル含有率が高い第3のニッケルシリサイド層からなる。 (もっと読む)


【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース/ドレインを形成する。非晶質層としては、窒素を1×1020〜1×1022/cm個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 (もっと読む)


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