【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】微細化に対応した半導体装置を提供する。
【解決手段】半導体基板の第1の領域内に第1の方向に沿って交互に配置されるように第1及び第２の素子分離領域を形成する。この際、第1及び第２の素子分離領域のうち少なくとも一方の素子分離領域の側面は半導体基板の主面に対して垂直とならないように第1及び第２の素子分離領域を形成する。この後、第1及び第２の素子分離領域の上部を除去して、第1の素子分離領域と第２の素子分離領域の間の半導体基板をフィンとして形成する。 （もっと読む）

【課題】ＴｉＮ膜及びバッファ層から形成されるバリアー膜を備えるポリメタルゲート電極を持つ半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に半導体基板側から順に積層された導電性ポリシリコン膜、第１金属シリサイド膜、バリアー膜、及び金属膜から形成されるポリメタルゲート電極と、を備える半導体素子である。バリアー膜は、第１金属シリサイド膜上に形成されるＴｉＮ膜と、ＴｉＮ膜と金属膜との間に介在されるバッファ層と、を備える。 （もっと読む）

【課題】複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術を提供する。
【解決手段】第１の窒化物半導体層３，５，７と、第１の窒化物半導体層よりも禁制帯幅が大きい第２の窒化物半導体層５，６，８とが積層されたヘテロ接合体を少なくとも２つ以上有する窒化物半導体積層体１０を備え、窒化物半導体積層体１０に設けられたドレイン電極１４と、ソース電極１３と、ドレイン電極１４とソース電極１３の両者に対向して設けられたゲート電極１５，１６とを有し、ドレイン電極１４とソース電極１３は、窒化物半導体積層体１０の表面または側面に配置され、ゲート電極１５，１６は、窒化物半導体積層体１０の深さ方向に設けられた第１ゲート電極１５と、該第１ゲート電極１５と窒化物半導体積層体１０の深さ方向の配置深さが異なる第２ゲート電極１６とを有する。 （もっと読む）

【課題】本発明は、シリコン層上に、抵抗値が低く、かつ平坦性の良好なニッケルモノシリサイド層を形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】基板に形成されたシリコン層を覆ように白金を含むニッケル層を堆積する工程であって、シリコン層に近い部分では遠い部分と比較して結晶性が低くなるように、白金を含むニッケル層を堆積する工程Ｓ０５と、基板を加熱することで、シリコン層と白金を含むニッケル層との界面にニッケルモノシリサイド層を形成する工程Ｓ０７と、を有する。 （もっと読む）

【課題】所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に高誘電体膜１２１と、第１の膜１２２と、犠牲導電膜１２３と、第２の膜１２４とを順次形成した後、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を第１の薬液を用いて選択的に除去する。この後、第２の膜１２４に含まれる第２の金属元素を犠牲導電膜１２４におけるＰ−ＭＩＳＦＥＴ形成領域１０１Ｐに形成された部分に拡散させる。続いて、犠牲導電膜１２４及び第１の膜１２２におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去する。第３の膜１２５を形成した後、第３の膜１２５に含まれる第３の金属元素を高誘電体膜１２１中に拡散させる。 （もっと読む）

【課題】金属膜あるいは金属酸化膜の成膜量に伴うことなく含有している金属元素の濃度分布に偏りのないゲート絶縁膜を提供する。
【解決手段】図２に示すように、半導体基板１上に、シリコン酸化膜より高い誘電率を有する高誘電体膜１０を形成する高誘電体膜形成工程と、高誘電体膜１０上に、第１の金属元素を有する第１の金属膜あるいは金属酸化膜２０を成膜する第１の成膜工程と、高誘電体膜１０に第１の金属元素を拡散させる拡散工程と、高誘電体膜１０上に金属元素吸収膜５０を成膜する第２の成膜工程と、金属元素吸収膜５０に、第１の金属元素を含ませる吸収工程と、金属元素吸収膜６０を選択的に除去する除去工程の６工程を含んでいる。 （もっと読む）

【課題】新規な構造のコンタクトプラグを有する半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板に形成され、ソース／ドレイン領域及びゲート電極を有するトランジスタと、トランジスタのソース／ドレイン領域及びゲート電極を覆う絶縁膜と、絶縁膜中に形成され、トランジスタのソース／ドレイン領域またはゲート電極に接されるコンタクトプラグとを有し、コンタクトプラグは、絶縁膜の厚さ方向に延在しトランジスタのソース／ドレイン領域またはゲート電極に接触する柱部と、柱部の上部から絶縁膜の表面と平行な方向に張り出し上面が平坦化された鍔部とを有する。 （もっと読む）

【課題】 ゲート長方向に対し水平に複数本のトレンチを形成することにより単位面積当たりのゲート幅を増大させる高駆動能力横型ＭＯＳにおいて、素子面積を増加させずに更に駆動能力を向上させる。
【解決手段】 半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜と接触して前記トレンチ両端付近のトレンチ内部に半導体基板表面より深い位置に表面が位置するように埋め込まれたゲート電極膜と、前記ゲート電極膜と接触していない半導体面から前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置とした。 （もっと読む）

【課題】半導体基板等にダメージを与えることなくゲート絶縁膜を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする半導体装置の製造方法を提供することにより上記課題を解決する。 （もっと読む）

【課題】オン時における電流の迅速な立ち上がりを実現し、複雑な工程を経ることなく、ｎ型ＨＥＭＴとモノリシックにインバータを構成可能な半導体装置を得る。
【解決手段】第１の極性の電荷（ホール）供給層２２ａと、電荷供給層２２ａの上方に形成されており、凹部２２ｂａを有する第２の極性の電荷（ホール）走行層２２ｂと、電荷走行層２２ｂの上方で凹部２２ｂａに形成されたゲート電極２９とを含むｐ型ＧａＮトランジスタを備える。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】半導体層と電極との間に絶縁膜を介するＭＩＳ構造を採用するも、オン抵抗の上昇及び閾値の変動を抑止し、信頼性の高い半導体装置を得る。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、化合物半導体積層構造２と、化合物半導体積層構造２の表面と接触する挿入金属層４と、挿入金属層４上に形成されたゲート絶縁膜７と、挿入金属層４の上方でゲート絶縁膜７を介して形成されたゲート電極８とを含み構成される。 （もっと読む）

【課題】電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された化合物半導体積層構造７と、化合物半導体積層構造上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、が設けられている。化合物半導体積層構造７には、電子走行層３と、電子走行層３上方に形成された電子供給層５を含む窒化物半導体層と、が設けられている。窒化物半導体層の表面のＩｎ組成は、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域及びゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域において、ゲート電極１１ｇの下方よりも低くなっている。 （もっと読む）

【課題】高いオン電流を得つつ、オフリーク電流を抑制することができる半導体装置を簡単に製造することができる方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する。ゲート絶縁膜上にゲート電極を形成する。ドレイン層形成領域に第１導電型の不純物を導入する。次に、熱処理を行うことによってドレイン層形成領域の第１導電型の不純物を活性化する。次に、ソース層形成領域に不活性不純物を導入することによって該ソース層形成領域の半導体基板の単結晶をアモルファス化する。次に、ソース層形成領域に第２導電型の不純物を導入する。次に、半導体基板にマイクロ波を照射することによって少なくともソース層形成領域のアモルファス半導体を単結晶化し、かつ、ソース層形成領域の第２導電型の不純物を活性化する。ソース層形成領域における第２導電型の不純物の深さは、ドレイン層形成領域における第１導電型の不純物の深さよりも浅い。 （もっと読む）

【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】信頼性の高いヘテロ接合を有するノーマリオフ型の半導体装置を提供すること。
【解決手段】半導体装置１は金属膜２２を備えている。金属膜２２は、ゲート部３０とドレイン電極２４及び／又はソース電極２６の間の半導体積層体１０の表面の少なくとも一部に設けられている。金属膜２２は、半導体積層体１０の表面部に窒素空孔を形成することが可能な材料である。 （もっと読む）