説明

Fターム[5F140BG42]の内容

Fターム[5F140BG42]の下位に属するFターム

Fターム[5F140BG42]に分類される特許

1 - 20 / 41


【課題】半導体基板等にダメージを与えることなくゲート絶縁膜を形成する半導体装置の製造方法を提供する。
【解決手段】半導体基板上に誘電体膜を形成する成膜工程と、前記誘電体膜を熱処理する熱処理工程と、前記誘電体膜上の一部に電極を形成する電極形成工程と、前記電極の形成されていない前記誘電体膜にイオン化したガスクラスターを照射する照射工程と、前記照射工程の後、ウェットエッチングにより、前記イオン化したガスクラスターの照射された領域における前記誘電体膜を除去するエッチング工程と、を有することを特徴とする半導体装置の製造方法を提供することにより上記課題を解決する。 (もっと読む)


【課題】 層間絶縁膜をCMP法で研磨、平坦化する際、MOS型トランジスタのチャネル領域に応力を与えるためにゲート電極を覆うように形成される応力ライナー膜が研磨されて、トランジスタ特性の変動やバラツキが発生しないようにする。
【解決手段】 第1活性領域(例えばPチャネルトランジスタ形成領域)上のゲート電極(シリコン膜14と金属シリサイド膜15との積層膜)上には第1応力膜(圧縮応力ライナー膜)16のみを形成し、第2活性領域(例えばNチャネルトランジスタ領域)上のゲート電極上には第2応力膜(引っ張り応力ライナー膜)18のみを形成する。一方、素子分離10上のゲート電極上には第1および第2応力膜16、18の積層膜を形成する。層間絶縁膜20のCMP法による研磨は、素子分離10上の第2応力膜18の露出後に停止する。 (もっと読む)


【課題】1回のゲート絶縁膜形成工程で複数の厚みのゲート絶縁膜を同一の半導体基板上に形成することができるとともに、ゲート絶縁膜に酸化促進物質による欠陥が発生するのを抑制することができる半導体装置の製造方法の提供。
【解決手段】半導体基板の所定領域に拡散性を有する酸化促進物質を注入する酸化促進物質注入工程と、上記半導体基板に熱処理を行うことで当該半導体基板に上記酸化促進物質の注入量に応じた複数の厚みの酸化膜を形成する酸化膜形成工程と、上記所定領域に注入された酸化促進物質を拡散させることで上記酸化膜中に存在する上記酸化促進物質の濃度を低下させる酸化促進物質拡散工程とを備える。 (もっと読む)


【課題】調整用金属を含む高誘電率膜を有するゲート絶縁膜を備えたMISトランジスタを有する半導体装置において、MISトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、MISトランジスタnTrを備えている。MISトランジスタは、半導体基板10における素子分離領域11に囲まれた活性領域10aと、活性領域及び素子分離領域上に形成され、高誘電率膜15aを有するゲート絶縁膜16aと、ゲート絶縁膜上に形成されたゲート電極19aとを備えている。ゲート絶縁膜における素子分離領域上に位置する部分のうち、少なくとも一部分には、窒化領域20x,20yが設けられている。窒化領域20x,20yに含まれる窒素の窒素濃度をn1,n2とし、ゲート絶縁膜における活性領域上に位置する部分に含まれる窒素の窒素濃度をnとしたとき、n1>n、且つ、n2>nの関係式が成り立っている。 (もっと読む)


【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがp型半導体基体1に集積化されている。スイッチング素子は、半導体基体1の表面に設けられたn型ウェル領域2と、それに隣接して設けられチャネル領域を提供するp型ベース領域6と、その表面側に設けられたn型ソース領域7と、n型ウェル領域2の表面側に設けられたn型ドレイン領域8,9と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極4とを有する絶縁ゲート型電界効果トランジスタである。ベース領域6は、ドレイン領域8,9を横方向に分離するように設けられた、ウェル領域2より不純物濃度の高い半導体からなる。 (もっと読む)


【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高kゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第1の部分と第2の部分とを含み、第1の部分は、第2の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第1の部分は、下から上に、閾値電圧調整材料及び少なくとも第1の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第2の部分は、ゲート誘電体の上の少なくとも第2の導電性スペーサを含む。幾つかの実施形態において、第2の導電性スペーサは、下にある高kゲート誘電体と直接接触しており、他の実施形態においては、第1及び第2の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 (もっと読む)


【課題】ハンプの発現を抑制し、かつ特性がばらつくことを抑制できる半導体装置を提供する。
【解決手段】半導体層に設けられ、素子形成領域を区画する素子分離膜200と、素子形成領域上に形成され、両端がそれぞれ素子分離膜200上に延伸するゲート電極130と、素子形成領域内に形成され、ゲート電極130の直下に位置するチャネル形成領域を挟んで配置されるソース領域およびドレイン領域となる不純物領域110とを備える。ゲート電極130は、両端それぞれにおいて、素子形成領域と素子分離膜200の境界上の少なくとも一部に、他の領域より仕事関数が高い高仕事関数領域124を有する。 (もっと読む)


【課題】ゲート酸化膜やゲート酸化膜と半導体基板の界面にダメージを与えることなく、界面準位の低減を図る。
【解決手段】シリコン酸化膜6で覆われたゲート電極4にポリシリコン膜8aとタングステンシリサイド膜8bの積層膜からなり、弗素を含んだ弗素含有膜8を形成する。この場合、先ず、シリコン酸化膜6で覆われたゲート電極4上にポリシリコン膜8aを形成し、ポリシリコン膜8a上にWFとSiHを原料ガスとしてLPCVD法によりタングステンシリサイド膜8bを形成する。この場合、WF中の弗素はSiH中の水素と反応し、大半は弗化水素(HF)ガスとして排気され、タングステンシリサイド膜8bを形成する反応が継続するが、弗素の一部はタングステンシリサイド膜8bの中に取り込まれる。その後、タングステンシリサイド膜8bの弗素をゲート酸化膜3中に熱拡散させるための熱処理が施される。 (もっと読む)


【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 (もっと読む)


【課題】半導体装置における耐圧性能を向上させる。
【解決手段】半導体装置100は、エピタキシャル層3と、エピタキシャル層3に形成されたチャネル領域を含むボディ層4と、ボディ層4と重畳するようにして形成されたソース層6と、ソース層6を囲んでエピタキシャル層3上に形成された環状のゲート絶縁膜10と、ゲート絶縁膜10を介して形成されたゲート電極12と、ボディ層4を囲んでエピタキシャル層3に環状に形成されたドリフト層14と、ソース層6と対向してエピタキシャル層3表面に形成されたドレイン層と、を備える。ボディ層4は、ゲート幅方向端部においてその境界面がゲート絶縁膜10の下面に接するように設けられている。また、ゲート絶縁膜10は、ゲート幅方向端部におけるボディ層4の境界面と接する少なくとも一部に、ゲート長方向のチャネル領域上部よりも膜厚が厚い厚膜部24を有する。 (もっと読む)


【課題】ソース抵抗をさらに低減する疑似SOI構造の半導体装置の提供。
【解決手段】第1および第2のゲート側壁絶縁膜23WA〜23WDをマスクに、前記側壁絶縁膜のそれぞれ外側に、第1および第2の凹部21TA〜21TDを形成する工程と、前記側壁絶縁膜のそれぞれ外側に、第1および第2のダミー側壁膜を形成する工程と、前記ダミー側壁膜23DA〜23DDをマスクに、前記シリコン基板のうち、前記凹部における露出部分を酸化し、それぞれ第1および第2のシリコン酸化膜を形成する工程と、前記凹部に第1および第2のシリコン膜を充填する工程と、前記シリコン膜上に金属膜を堆積し、熱処理することにより、シリサイド領域が側壁絶縁膜の外端を超えて、前記ゲート電極23A,23B直下の領域近傍にまで到達するようにシリサイド領域を形成する工程と、を含む。 (もっと読む)


【課題】拡散層濃度に制約されず、接合リーク電流が十分に低減された半導体装置を製造する。
【解決手段】シリコン基板の第1導電型の領域に、第1導電型と反対の第2導電型の不純物をドーピングし、熱処理を行って、第2の導電型の拡散層を形成する工程と、この拡散層に窒素又はフッ素をイオン注入し、その後、この拡散層に炭酸ガスレーザーを照射する工程を有する半導体装置の製造方法。 (もっと読む)


【課題】トレンチゲート型トランジスタにおいて、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減する。
【解決手段】トレンチ17内には、ゲート酸化膜13Bが形成され、トレンチ17の端部にゲート酸化膜13Bと接してトレンチ酸化膜16が形成されている。トレンチ酸化膜16は、ゲート酸化膜13Bより厚い膜厚を有している。トレンチ17内には、ゲート酸化膜13Bを覆って、ゲート電極18が形成されている。また、N−型半導体層12の表面には、トレンチ17の側壁のゲート酸化膜13Bに接してボディ層19が形成されている。このように、ゲート電極18のトレンチ17の引き出し部18Sに、厚いトレンチ酸化膜16を形成したので、ゲートリーク電流の発生を防止すると共に、ゲート容量を低減することができる。 (もっと読む)


【課題】トレンチゲート型トランジスタにおいて、ゲート容量の低減、結晶欠陥の発生の抑止、及びゲート耐圧の向上を図る。
【解決手段】N−型半導体層12にトレンチ14を形成する。トレンチ14において、底部及びその近傍には、角部12A,12Bで丸みを帯びて均一に厚いシリコン酸化膜15Aが形成される。一方、トレンチ14の側壁の上方には、シリコン酸化膜15Aよりも薄く、角部12C,12Dで丸みを帯びたシリコン酸化膜15Bが形成される。さらに、トレンチ14内から外側に延びるゲート電極18が形成される。厚いシリコン酸化膜15Aによりゲート容量が低減され、その上方の薄いシリコン酸化膜15Bにより優れたトランジスタ特性が確保される。また、角部12A,12Bの丸みにより、結晶欠陥が発生しにくくなると共に、ゲート電界が分散されてゲート耐圧が向上する。 (もっと読む)


【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板100表面部にチャネル領域101を挟むように形成された拡散層102と、チャネル領域101上に形成されたゲート絶縁膜103を有し、N型MOSFETのゲート電極104は第1のニッケルシリサイド層104a及び第1のニッケルシリサイド層104a上に形成され第1のニッケルシリサイド層104aよりニッケル含有率が高い第2のニッケルシリサイド層104bからなり、P型MOSFETのゲート電極104は第2のニッケルシリサイド層104bよりニッケル含有率が高い第3のニッケルシリサイド層からなる。 (もっと読む)


【課題】Pチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】NTrとPTrとを含む半導体装置において、N型チャネル形成領域とP型チャネル形成領域とを有するN型半導体基板2上に絶縁膜Fが形成され、絶縁膜Fにゲート電極用溝A及びBとが形成され、ゲート電極用溝A及びBの内側表面上にゲート絶縁膜20が形成され、NTr領域におけるゲート絶縁膜20上にNTr仕事関数制御メタル膜21が形成され、NTr仕事関数制御メタル膜21及びゲート絶縁膜20上にフッ素がドープされたPTr仕事関数制御メタル膜23が形成され、PTr仕事関数制御メタル膜23の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 (もっと読む)


【課題】溝型トランジスタとPNゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のP又はNゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。
【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料9が埋設された構造を有する。 (もっと読む)


【課題】改良されたフィン電界効果トランジスタ(FinFET)デバイスと、その製造方法とを提供する。
【解決手段】1つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 (もっと読む)


【課題】レーザーネーミングによるウエハへのダメージを軽減できる技術を提供する。
【解決手段】基板の主面(エピタキシャル層2の表面)にレーザー照射により記号を描画(マーキング)するに当たり、その記号は微小なドットDTの集合体から形成し、突出部DTT以外のエピタキシャル層2の表面から窪み部DTKの最深部までで規定されるドットDTの深さは、記号を光学的に読み取ることができる範囲内でできるだけ浅く、すなわち0.5μm〜1.5μm程度となるように形成する。 (もっと読む)


【課題】製造方法の煩雑化を抑制し、ばらつきを抑え、適切なしきい値およびゲート電極の空乏化の抑制を実現可能にする。
【解決手段】p型半導体基板2と、p型半導体基板に離間して形成された第1ソース領域6aおよび第1ドレイン領域6bと、第1ソース領域および第1ドレイン領域との間のp型半導体基板上に形成された第1ゲート絶縁膜11と、第1ゲート絶縁膜上に形成され、母相が多結晶シリコン15aであり、その結晶粒界と第1ゲート絶縁膜との界面の少なくとも第1原子層15cに真空仕事関数がシリコンのミッドギャップより小さい金属状態の第1金属元素を含有する第1ゲート電極15と、を有するnチャネルMISFETと、を備えている。 (もっと読む)


1 - 20 / 41