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Fターム[5F140BG48]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | ゲート電極及び側壁の製造 (21,161) | ゲート側壁の形成方法及び除去 (3,620)

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【課題】低温ALD法で形成された窒化珪素膜のエッチング耐性を向上させる。
【解決手段】プラズマ窒化処理方法は、上部に開口を有する処理容器1と、ウエハWを載置する載置台2と、処理容器1の開口を塞ぐとともにマイクロ波を透過させるマイクロ波透過板28と、処理容器1内にマイクロ波を導入するための複数のスロットを有する平面アンテナ31と、を備えたプラズマ処理装置100を用いる。処理容器1内で、窒素含有ガスと希ガスとを含む処理ガスのプラズマを生成させて、ウエハW上の窒化珪素膜をプラズマ窒化処理する。窒化珪素膜は、ALD法により400℃以下の成膜温度で成膜された窒化珪素膜であり、プラズマ窒化処理は、ALD法における成膜温度を上限とする処理温度で行う。 (もっと読む)


【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第1の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第1の導電層を堆積する工程と、前記第1の導電層上に第2の導電層を堆積する工程と、前記第2の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第2の導電層をエッチングすることにより、前記ハードマスク及び前記第2の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する2つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第1の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 (もっと読む)


【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第1のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第1のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第1のゲート側壁上およびソース・ドレイン半導体層上に形成され、第1のゲート側壁との境界がゲート電極の側面で終端し、第1のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第2のゲート側壁、を備える。 (もっと読む)


【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Gn,Gpを覆うように、半導体基板1の主面上に薬液に対するエッチング速度が互いに異なる第1OSS膜10および第2OSS膜12を順次形成した後、異方性エッチングにより、ゲート電極部Gn,Gpの側面上に位置する第2OSS膜12を残して、他の部分に位置する第2OSS膜12を除去する。そして、ゲート電極部Gn,Gpと、ゲート電極部Gn,Gpの側面上に位置する第1OSS膜10および第2OSS膜12と、をマスクにして、半導体基板1に不純物をイオン注入した後、半導体基板1を薬液により洗浄して、露出している第1OSS膜10を除去する。 (もっと読む)


【課題】本発明は、ゲート絶縁膜の一方の側のみに、容易に、かつ精度良く、バーズビークを形成可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】斜めイオン注入により、マスク膜にイオンを注入することで、シリコン酸化膜及びシリコン窒化膜を介して、ゲート絶縁膜の第1の側面と第1の不純物拡散領域の上面とで構成される角部に形成されたマスク膜のエッチング速度を、他の部分に形成されたマスク膜よりも速くし、次いで、ウエットエッチングにより、角部に形成されたマスク膜を選択的に除去して、シリコン窒化膜の表面の一部を露出させ、次いで、ウエットエッチングにより、マスク膜から露出されたシリコン窒化膜を選択的に除去して、シリコン酸化膜の表面の一部を露出させ、その後、熱酸化法により、ゲート絶縁膜の第1の側面側にバーズビークを形成する。 (もっと読む)


【課題】トランジスタ素子内の電界を十分に緩和する。
【解決手段】表面に凸部12Aを有する半導体基板12と、凸部12Aの側壁部を構成し、凸部12Aの麓から頂上に向かって傾斜する傾斜部12Cと、凸部12Aの頂上にゲート絶縁膜14を介して形成されたゲート電極16と、凸部12Aの頂上で、ゲート電極16及び前記ゲート絶縁膜14の両側壁に形成されたサイドウォール18と、低濃度領域20A,22A及び高濃度領域20B,22Bをそれぞれ含むソース20及びドレイン22と、を有する。 (もっと読む)


【課題】耐電圧、耐熱性、耐放射線性、及び高速性が優れ、かつ、チャネル領域を短くでき、素子の応答性が高いダイヤモンド半導体素子を高精度で製造できる半導体素子の製造方法を提供する。
【解決手段】第1のダイヤモンド半導体領域1の表面上に、絶縁膜2と多層金属電極層3と犠牲層4とを積層し、犠牲層4上に、局所的にレジスト5をパターン形成する。多層金属電極層3の最上層は、Pt又はPt合金により形成する。そして、レジスト5をマスクとして第1の犠牲層、多層金属電極層及び絶縁膜をエッチングした後、レジスト5を除去して、第1のダイヤモンド半導体領域1上に絶縁膜2と金属電極層3と第1の犠牲層4との積層体をパターン形成する。その後、第1のダイヤモンド半導体領域1上に、不純物の高濃度ドープ層7を形成する。その後、犠牲層4をエッチング除去し、高濃度ドープ層7上に金属電極8を形成する。 (もっと読む)


【課題】ゲート電極のテーパ形状の傾斜度を緩やかにすることができるようにして、ゲート電極の破損が起こらないようにしながら、確実にさらなる微細化を実現した下部電極を形成できるようにする。
【解決手段】ソース電極2及びドレイン電極3を有する半導体領域1上に絶縁膜4を形成し、絶縁膜4上に複数のレジスト層5,6,7を含む積層レジスト8を形成し、積層レジスト8の最下層以外のレジスト層6,7に開口9を形成し、最下層のレジスト層5にリフロー用開口10を形成し、熱処理を施してリフロー用開口10に露出している最下層のレジスト層5の一部PTcをリフローさせ、リフローさせることによって最下層のレジスト層5の表面に形成された傾斜面11に連なるように最下層のレジスト層5に第1ゲート下部開口12Aを形成し、開口9、傾斜面11及び第1ゲート下部開口12Aの形状に応じた形状を持つゲート電極13を形成する。 (もっと読む)


【課題】高誘電体ゲート絶縁膜/メタルゲート電極のMOSトランジスタ構造において、メタルゲート電極側壁の酸化層を抑制し、トランジスタ駆動能力を改善する。
【解決手段】基板101上に、金属含有膜110を形成する工程(a)と、反応室内において金属含有膜にアンモニアラジカルを曝露する工程(b)と、反応室内に不活性ガスを供給し、工程(b)において生じたガスを排気する工程(c)と、工程(b)及び工程(c)を所定の回数繰り返した後に、大気曝露することなく、反応室内において金属含有膜110を覆うシリコン窒化膜100aを形成する工程(d)とを備える。 (もっと読む)


【課題】金属製のゲート電極(メタル電極)のダメージを熱酸化により修復する際の高誘電率ゲート絶縁膜の結晶化を抑制する。
【解決手段】エッチングにより側壁が露出した高誘電率ゲート絶縁膜とメタル電極とを有する基板を処理室内に搬入する工程と、処理室内で、基板を高誘電率ゲート絶縁膜が結晶化しない温度に加熱した状態で、基板に対してプラズマで励起した水素含有ガスと酸素含有ガスとを供給して酸化処理を施す工程と、処理後の基板を処理室内から搬出する工程と、を有し、酸化処理を施す工程では、水素含有ガスの活性化時期と酸素含有ガスの活性化時期とが互いに一致するよう、処理室内への水素含有ガスの供給を開始した後、所定時間経過してから処理室内への酸素含有ガスの供給を開始する。 (もっと読む)


【課題】p型MISトランジスタを有する半導体装置において、p型のエクステンション拡散層の浅接合化を進めた場合でも、p型のエクステンション拡散層が高抵抗化されることを抑制する。
【解決手段】半導体装置は、半導体基板1に形成されたp型MISトランジスタpTrを備えた半導体装置である。p型MISトランジスタpTrは、第1の活性領域1a上に形成された第1のゲート絶縁膜2aと、第1のゲート絶縁膜2a上に形成された第1のゲート電極3aと、第1の活性領域1aにおける第1のゲート電極3aの側方下の領域に形成されたp型のエクステンション拡散層5aと、第1のゲート電極3aの側面上に形成された第1のサイドウォールスペーサ11Aとを備えている。第1のサイドウォールスペーサ11Aは、負の電荷が帯電した帯電サイドウォール6aと、帯電サイドウォール6aの上に形成された第1のサイドウォール10Aとを有している。 (もっと読む)


【課題】従来の光学素子に電界効果トランジスタを適用するとき、PN接合部の光リークを抑えるために、トランジスタの周囲に遮光領域を設定する必要が有り、回路面積が大きくなるという課題があった。また、反射光に対して遮光性が十分でないという問題があった。
【解決手段】本発明の電界効果トランジスタは、ゲート電極上に、PN接合部に平面的に重なるように遮光部材を有する。この遮光部材により、PN接合部を遮光することができる。また、電界効果トランジスタ面積が増大しないため、回路の面積を小さく設定できる。 (もっと読む)


【課題】製造プロセスにおいてフォトレジスト構造等の追加工程を必要としない、非対称なDSS構造の半導体装置及びその製造方法を提供する。
【解決手段】半導体基板2上にゲート絶縁膜21を介して形成されたゲート電極22と、ゲート電極22の側面に形成されたオフセットスペーサ13、23と、一方のオフセットスペーサ23の側面に形成されたゲート側壁27と、半導体基板2中のゲート絶縁膜21下に形成されたチャネル領域25と、半導体基板2内のチャネル領域25を挟む領域に形成され、チャネル領域25側に導電型不純物が偏析して形成されたエクステンション領域24aを有するソース・ドレイン領域24と、ソース・ドレイン領域24上にオフセットスペーサ13に接して形成されたシリサイド層16、及び、ゲート側壁27に接して形成されたシリサイド層26と、を有した半導体装置1とする。 (もっと読む)


【課題】 本発明は、金属ゲート電極表面を低温で金属絶縁膜に変え、デバイスの、すなわち、回路・システムの信頼性を向上するデバイス構造、および、その製作方法を提供することを目的とする。
【解決手段】 本発明の半導体装置は、MOSデバイスのゲート電極を金属を用いて形成し、その側壁を金属絶縁膜に改質し、デバイスの信頼性を向上したことを特徴とする。また、良質な金属絶縁膜を、低温で形成したことを特徴とする。 (もっと読む)


【課題】熱酸化シリコン膜、非ドープCVD酸化シリコン膜、多結晶シリコン膜、窒化シリコン膜を含む積層膜に対して、常温において洗浄時の各種膜に対するエッチング量差を低減し、また、各種膜に対するエッチング速度を適度に制御することを可能とする。
【解決手段】半導体基板の主面上に絶縁層を形成する工程と、前記絶縁層の上に導電層を堆積する工程と、前記導電層の上にフォトレジスト膜を形成する工程と、前記絶縁層および前記導電層をエッチングすることによってゲート素子を形成する工程と、前記フォトレジスト膜を除去した前記半導体基板の主面を半導体洗浄用組成物によって洗浄する工程と、前記半導体洗浄用組成物のリンス処理および乾燥処理を行う工程とを含む半導体装置の製造方法であって、前記半導体洗浄用組成物は、フッ化アンモニウムと、フッ化水素酸と、過酸化水素と、脂肪族第1級アミンとを含む20℃〜28℃の混合水溶液からなる。 (もっと読む)


【課題】プロセス条件で与えられるストレス以上に大きなストレスを薄膜に与えることが可能な高ストレス薄膜の成膜方法を提供すること。
【解決手段】水素を含む成膜原料ガスをチャンバー内に供給し、水素が取り込まれた薄膜を半導体基板上に成膜する工程(ステップ1)と、薄膜から水素を離脱させる物質を含む水素離脱ガスを前記チャンバーにパルス的に供給しながら薄膜から水素を離脱させる工程(ステップ2、ステップ11及び12)と、を具備する。 (もっと読む)


【課題】半導体基板の垂直方向より水平方向により厚くシリコン酸化膜又はシリコン窒化膜が形成される異方性酸化又は異方性窒化を行う半導体装置の製造方法を提供する。
【解決手段】半導体基板1の表面に、側壁部及び底部を有する素子分離溝を形成する工程と、マイクロ波、高周波、又は電子サイクロトロンのいずれかによって発生したプラズマに含まれる酸化性イオン、又はプラズマに含まれる窒化性イオンを、半導体基板1に所定電圧を印加して素子分離溝の側壁部及び素子分離溝の底部に供給し、素子分離溝の側壁部及び素子分離溝の底部に対して異方性酸化を行う、又は異方性窒化を行う工程とを備えることを特徴とする。 (もっと読む)


【課題】ストレスライナー膜などにおいて膜割れを発生させることなくチャネル領域におけるキャリア移動度を向上させる。
【解決手段】半導体装置では、NMOSトランジスタのゲート電極103の側面の横に、サイドウォール107が設けられている。サイドウォール107の高さはゲート電極103の高さの1/3以下であり、半導体基板100の上面における幅はゲート電極103とn型ソース領域またはn型ドレイン領域108との間隔以下である。また、ゲート電極103およびサイドウォール107を覆うように1.7GPa以上の引張り応力を有するストレスライナー膜111が半導体基板の上面に設けられており、その膜厚は25nm以上である。 (もっと読む)


【課題】APM洗浄による側壁絶縁膜のエッチングレートを低減させることができる。
【解決手段】半導体装置の製造方法では、エッチング抑制層107を形成した後に、シリコン基板(半導体基板)104内にn型エクステンション領域(拡散層)112およびp型エクステンション領域(拡散層)115を形成した後、エッチング抑制層107を形成した状態でシリコン基板104の上面を洗浄する。 (もっと読む)


【課題】ゲート電極周辺の基板に生じるエッチングによる基板掘れを低減又は解消し、短チャネル効果を抑制しうる半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板10上にゲート絶縁膜12を介してゲート電極14を形成する工程と、シリコン基板10上及びゲート電極14上に、シリコン基板10及びゲート電極14を覆うように、引張応力を有する引張応力膜22を形成する工程と、引張応力膜22を除去する工程と、引張応力膜22が除去されたゲート電極14をマスクとして不純物をシリコン基板10内に導入し、ゲート電極14の両側のシリコン基板10内に不純物層24を形成する工程とを有している。 (もっと読む)


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