【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極側に位置する側壁部において、面方位が（１００）の第１の斜面と、第１の斜面と交差する面方位が（１００）の第２の斜面と、を有する。上記構成によれば、基板の表面（１１０）面と（１００）面とのなす角は４５°となり、比較的鋭角に第１斜面が形成されるため、効果的にｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができる。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】素子分離領域１３は、溝１１に埋め込まれた酸化シリコン膜からなり、上部が半導体基板１から突出しており、半導体基板１から突出している部分の素子分離領域１３の側壁上に、窒化シリコンまたは酸窒化シリコンからなる側壁絶縁膜ＳＷ１が形成されている。ＭＩＳＦＥＴのゲート絶縁膜は、ハフニウムと酸素と低しきい値化用の元素とを主成分として含有するＨｆ含有絶縁膜５からなり、メタルゲート電極であるゲート電極ＧＥは、活性領域１４、側壁絶縁膜ＳＷ１および素子分離領域１３上に延在している。低しきい値化用の元素は、ｎチャネル型ＭＩＳＦＥＴの場合は希土類またはＭｇであり、ｐチャネル型ＭＩＳＦＥＴの場合は、Ａｌ、ＴｉまたはＴａである。 （もっと読む）

半導体構造の製造方法は、第１トランジスタ素子および第２トランジスタ素子を有する半導体基板を提供するステップを有する。前記第１トランジスタ素子は少なくとも１つの第１アモルファス領域を含み、前記第２トランジスタ素子は少なくとも１つの第２アモルファス領域を含む。前記第１トランジスタ素子の上に応力発生層が形成される。前記応力発生層は、前記第２トランジスタ素子は覆わない。第１アニールプロセスが実施される。前記第１アニールプロセスは、前記第１アモルファス領域および前記第２アモルファス領域を再結晶化させるために適合されている。前記第１アニールプロセス後に、第２アニールプロセスが実施される。前記第２アニールプロセス中は、前記応力発生層が前記基板上に残されている。
（もっと読む）

【課題】トンネル電界効果トランジスタ（ＴＦＥＴ）は、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）の後継者と考えられるが、シリコンベースのＴＦＥＴは一般に低いオン電圧、トンネルバリアの大きな抵抗による欠点が問題となる。より高いオン電流を得るために、異なった半導体材料（例えばゲルマニウム（Ｇｅ））からなるヘテロ構造を備えた細長い単結晶ナノ構造ベースのＴＦＥＴが用いられる。
【解決手段】ＴＦＥＴのソース（又は代わりにドレイン）領域として機能する、異なった半導体材料からなる細長い単結晶ナノ構造を導入する。ヘテロ部分の導入は、シリコンとゲルマニウムの間の格子不整合が高い欠陥界面とならないように行われる。従来のＭＯＳＦＥＴに匹敵する、静的電力の低減と同様に動的電力の低減が行われる。細長い単結晶ナノ構造のＳｉ／ＧｅＴＦＥＴによる超高密度オンチップトランジスタを用いた、多層の論理が期待される。 （もっと読む）

【課題】半導体集積回路のＥＳＤ保護素子としての性能を向上させるとともに、ＥＳＤ保護素子形成領域を小さくすることができる静電気放電保護素子を得ること。
【解決手段】半導体基板１上に形成されたゲート絶縁膜１２、ゲート電極１３およびサイドウォール膜１４からなるゲート構造１１と、ゲート構造１１の両側に形成される高濃度不純物拡散層からなるソース領域１５およびドレイン領域１６と、ソース領域１５とドレイン領域１６のゲート構造１１側に形成される低濃度不純物拡散層からなるエクステンション部１７と、ソース電極と、ドレイン電極と、を備え、ゲート電極とソース電極が接地された複数の電界効果型トランジスタによって構成されるマルチフィンガタイプの静電気放電保護素子において、ソース電極とゲート電極１３との間、およびドレイン電極とゲート電極１３との間の高濃度不純物拡散層内に、低濃度不純物拡散層からなる抵抗領域１８を備える。 （もっと読む）

【課題】サージに対して高い耐性を有すると共に、小型で安価な半導体装置を提供する。
【解決手段】半導体基板１に形成された各トランジスタセルＴＣのゲート電極に接続するゲート配線が、第１層間絶縁膜Ｚ１を介して、各トランジスタセルＴＣを覆う２次元的に連結した面状のゲート配線層ＧＨとして形成され、各トランジスタセルＴＣのドレインに接続するドレイン配線が、第２層間絶縁膜Ｚ２を介して、ゲート配線層ＧＨに対向する２次元的に連結した面状のドレイン配線層ＤＨとして形成されてなる半導体装置１００とする。 （もっと読む）

【課題】 自己整合的に基板のコンタクト部をユニバーサルコンタクトホール内に形成できる半導体装置の製造方法及びこれにより形成された半導体装置を提供する。
【解決手段】 層間絶縁膜１２にユニバーサルコンタクトホール１０開口し、サリサイド層７を除去して底面にソース領域３を露出させた後、ユニバーサルコンタクトホール１０から半導体基板１００に第１導電型（Ｐ型）不純物を注入して底面に露出するソース領域３を基板領域と同じ導電型の第１導電型領域５にする。ユニバーサルコンタクト１６は、ユニバーサルコンタクトホール１０の側面に露出するサリサイド層７を介してソース領域３に電気的に接続されている。基板領域とソース領域のコンタクトの位置関係が一定となりソース領域における電流の不均衡が解消される。 （もっと読む）

【課題】 メタル配線の抵抗成分をさらに低減し、システム電源デバイスの高出力・高効率化を実現できるとともにさらなる素子面積の縮小を図ることができるＭＯＳトランジスタを提供する。
【解決手段】 ソース領域とドレイン領域とが格子状に形成されたゲートを挟んで互いに隣接するように形成されたＭＯＳトランジスタにおいて、ＭＯＳトランジスタを半導体チップ上の角部に配置し、半導体チップ上の１つの角部の第１のチップエッジに隣接する領域に、ソース領域に接続されたソース側メタル配線が接続される第１のソースボンディングパッドとドレイン領域に接続されたドレイン側メタル配線が接続される第１のドレインボンディングパッドとを設け、角部の第２のチップエッジに隣接する領域に、ソース側メタル配線が接続される第２のソースボンディングパッドとドレイン側メタル配線が接続される第２のドレインボンディングパッドとを設ける。 （もっと読む）

【課題】素子の微細化が可能でスイッチング性能の高い立体構造を有する電界効果型トランジスタである半導体素子を提供する。
【解決手段】ソース領域と、前記ソース領域の上部に配置された半導体機能層と及び、前記半導体機能層の上部に配置されたドレイン領域とを備え、前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第１の部材と、前記第１の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第２の部材から構成され、前記第２の部材はゲート領域と、絶縁体領域とから構成されており、前記第１の部材の平均直径が１ｎｍ以上３０ｎｍ以下であり、前記第１の部材の平均間隔が３ｎｍ以上５０ｎｍ以下であり、前記半導体層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかである半導体素子を用いる。 （もっと読む）

ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの各々においてチャネル方向を＜１００＞方向に設定し、ＳＴＩ型素子分離構造に、引っ張り応力を蓄積した第１の応力補償膜を形成し、さらにシリコン基板上に素子分離構造を覆うように引っ張り応力を蓄積した第２の応力補償膜を形成する。 （もっと読む）