【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。 （もっと読む）

【課題】長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のＭＯＳトランジスタの駆動能力を、平面的な素子面積を増加させずに向上させる半導体装置を提供する。
【解決手段】半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に前記第１トレンチ領域の長さ方向の両端に接して設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、トレンチ領域に形成された第２導電型のウェル領域００５と、前記第１トレンチ領域に設けられたゲート絶縁膜００４と、前記ゲート絶縁膜上に接して設けられたゲート電極００３と、前記第１トレンチと前記第２トレンチ領域と前記第３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】エピタキシャル成長後に不純物を導入するためのイオン注入工程を省略する。また、エピタキシャル成長層の厚さがばらついた場合であっても、ピラー部にまで不純物が導入されることによるトランジスタ特性の変動を防止する。
【解決手段】基板の主面にシリコンピラーを形成した後、シリコンピラーの下の基板内に、シリコンピラーと逆導電型の第１の拡散層を形成する。シリコンピラーの側面にゲート絶縁膜を介してゲート電極を形成する。次に、シリコンピラーの上面上に不純物を含むシリコンをエピタキシャル成長させることで、シリコンピラーと逆導電型の第２の拡散層を形成する。 （もっと読む）

【課題】高耐圧トランジスタの低濃度不純物拡散層がコンタミネーションから保護されて、半導体装置の特性を安定化できるようにする。
【解決手段】基板１の上に、ゲート絶縁膜３ａ及びゲート電極４ａを順次形成し、ゲート電極４ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に低濃度不純物拡散層５ａを形成する。続いて、ゲート電極４ａの上から該ゲート電極４ａの側方を通って低濃度不純物拡散層５ａの上の一部までを連続して覆うように不純物拡散抑制膜７ａを形成する。続いて、ゲート電極４ａ及び不純物拡散抑制膜７ａをマスクとして基板１に不純物注入を行うことにより、基板１の上部におけるゲート電極４ａの側方に、低濃度不純物拡散層５ａよりも不純物濃度が高い高濃度不純物拡散層８ａを形成する。その後に、不純物拡散抑制膜７ａを残存させた状態で基板１に対して加熱処理を行う。 （もっと読む）

【課題】半導体装置の信頼性を向上させ、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。 （もっと読む）

【課題】歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、検査用サリサイド工程後における検査用トランジスタの特性を測定する測定工程と、測定工程によって測定された特性と所望の特性との差分とに基づいて製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含む。 （もっと読む）

【課題】リセスの下部に形成され不純物の注入量が異なる複数の領域を備える電界緩和層（リサーフ層）を備える半導体装置において、製造工程数の増加を抑えつつ、ディッシングの発生を防止する。
【解決手段】半導体装置は、半導体素子の外周領域であるＰウェル２の外縁部に形成されたＰ型のリサーフ層１０を備える。リサーフ層１０は、Ｐ型不純物が第１面密度で注入された第１リサーフ領域１１と、第１リサーフ領域１１の外側に配設され、Ｐ型不純物が第１面密度よりも小さい第２面密度で注入された第２リサーフ領域１２と、第２リサーフ領域１２の外側に配設され、Ｐ型不純物が第２面密度よりも小さい第３面密度で注入された第３リサーフ領域１３とを含む。このうち第１リサーフ領域１１および第３リサーフ領域１３は、半導体層の上面に形成されたリセス１１ｒ，１３ｒの下に形成される。 （もっと読む）

【課題】Ｆｉｎｇｅｒ形状のソース電極、ドレイン電極と接続される各Ｎ＋型ソース層、Ｎ＋型ドレイン層を取り囲むようにＰ＋型コンタクト層が構成される場合でも、サージ電圧印加時に各Ｆｉｎｇｅｒ部の寄生バイポーラトランジスタが均一にオンする。
【解決手段】互いに平行に延在する複数のＮ＋型ソース層９、Ｎ＋型ドレイン層８を取り囲むようにＰ＋型コンタクト層１０を形成する。Ｎ＋型ソース層９上、Ｎ＋型ドレイン層８上及びＮ＋型ソース層９が延在する方向と垂直方向に延在するＰ＋型コンタクト層１０上にそれぞれ金属シリサイド層９ａ、８ａ、１０ａを形成する。金属シリサイド層９ａ、８ａ、１０ａ上に堆積された層間絶縁膜１３に形成されたコンタクトホール１４を介して、該各金属シリサイド層と接続するＦｉｎｇｅｒ形状のソース電極１５、ドレイン電極１６及び該Ｆｉｎｇｅｒ形状の各電極を取り囲むＰ＋型コンタクト電極１７を形成する。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴのしきい値を調整する目的でＬａなどが導入された高誘電率膜を含むゲート絶縁膜と、その上部のメタルゲート電極との積層構造を有する半導体装置において、ゲート電極のゲート幅を縮小した際、基板側からメタルゲート電極の底面に酸化種が拡散してｎチャネル型ＭＩＳＦＥＴの仕事関数が上昇することを防ぐ。
【解決手段】ＨｆおよびＬｎ含有絶縁膜５ｂとその上部のメタルゲート電極である金属膜９との間に、酸化種の拡散を防ぐためにＡｌ含有膜８ｃを形成する。 （もっと読む）

【課題】高耐圧トランジスタ形成に適した半導体装置の新規な製造方法を提供する。
【解決手段】
半導体装置の製造方法は、シリコン基板に第１導電型第１領域と、第１領域に接する第２導電型第２領域を形成し、ゲート絶縁膜を形成し、第１領域と第２領域とに跨がるゲート電極を形成し、ゲート電極上から第２領域上に延在する絶縁膜を形成し、ゲート電極をマスクとし第２導電型不純物を注入してソース領域およびドレイン領域を形成し、ゲート電極および絶縁膜を覆って金属層を形成し熱処理を行って、ソース領域、ドレイン領域及びゲート電極にシリサイドを形成し、層間絶縁膜にソース領域、ドレイン領域、ゲート電極に達する第１、第２、第３コンタクトホール、及び絶縁膜に達する孔を形成し、第１〜第３コンタクトホール及び孔に導電材料を埋め込み、第１〜第３導電ビアと、孔の内部に配置された導電部材とを形成する。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】従来の半導体装置においては、シリコンエピタキシャル層に結晶欠陥が生じ易いという問題がある。
【解決手段】半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０上には、歪み付与層２０が設けられている。歪み付与層２０上には、シリコン層３０が設けられている。歪み付与層２０は、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせる。シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域４３、ゲート電極４４およびサイドウォール４６を含んでいる。ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。 （もっと読む）

【課題】 デバイスのゲートとソースとの間の低い直列抵抗を維持し、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される悪影響を最小限にするＦＥＴデバイスの製造を可能にする。
【解決手段】半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ１１４を備えるゲート構造体１０２の上にスペーサ層１３２を形成するステップであって、ゲート構造体は、スペーサ層がゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体のオフセット・スペーサに隣接して非対称スペーサ構造体１２４ａ、ｂを形成するようにスペーサ層をエッチングするステップとを含み、非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】下地絶縁膜の膜厚精度の向上とトランジスタ特性の変動抑制との両立が図られたＭＩＳトランジスタを備えた半導体装置、及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１００における活性領域１０３ａ上に形成されたゲート絶縁膜１０８ａと、ゲート絶縁膜１０８ａ上に形成されたゲート電極１１１ａとを有するＭＩＳトランジスタ１７０を備えている。ゲート絶縁膜１０８ａは、活性領域１０３ａ上に形成された板状の下層ゲート絶縁膜２１０ａと、下層ゲート絶縁膜２１０ａ上に形成された断面形状が凹状の上層ゲート絶縁膜２１１ａとを有する。下層ゲート絶縁膜２１０ａは、活性領域１０３ａ上に形成された下地絶縁膜１０４ａと、第１の高誘電率絶縁膜１０６ａとで構成され、上層ゲート絶縁膜２１１ａは、第１の高誘電率絶縁膜１０６ａ上に形成された第２の高誘電率絶縁膜１０７ａで構成される。 （もっと読む）

【課題】 ファセット起因による短チャネル効果を回避すること。
【解決手段】 半導体基板（１）に設けられたＭＩＳトランジスタ（４，５，１３）からなる半導体デバイス（２００）は、半導体基板（１）に設けられた素子分離領域（２）と、素子分離領域（２）によって区画された活性領域（３）と、活性領域（３）に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域（１３）と、ソース／ドレイン領域（１３）の下方に設けられた拡散層（１２）と、を備える。ソース／ドレイン領域（１３）の導電型に対する拡散層（１２）の導電型が逆の極性となっている。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域ＳＤ１及びｐ^＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。 （もっと読む）