【課題】不純物がドープされたシリコンウェハをＲＴＡ法でスパイクアニールするとき、シリコンウェハのストレスを緩和しながら不純物の無用な拡散も防止する。
【解決手段】アニール到達温度まで昇温したシリコンウェハを最初は高速で最後は低速となる速度で降温する。降温速度が途中から低速なのでストレスが緩和され、降温速度が途中まで高速なので固溶度が低下した不純物にシリコンウェハとの結合の切断に充分な熱エネルギが作用せず、不純物はシリコンウェハとの結合が切断されないので無用に拡散しない。 （もっと読む）

【課題】メモリセル領域のトランジスタにおけるソース／ドレイン電極上の半導体層同士の接触による短絡を防止しつつ、周辺回路領域のトランジスタにおけるせり上げソース／ドレイン領域を含むソース／ドレイン電極の高濃度不純物層の接合深さの均一性を図り、短チャネル効果を抑制する。
【解決手段】メモリセル領域における隣接するトランジスタ間で半導体層同士が接触しない膜厚にエピタキシャル成長させ、その際、周辺回路領域の素子分離２のみを後退させて露出した基板面からもエピタキシャル成長半導体層１０を成長させることで、周辺回路領域の半導体層のファセットＦが活性領域外に形成されるようにし、その後、周辺回路領域に高濃度不純物層１１用のイオン注入を行う。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】絶縁表面上に設けられたｎチャネル型ＴＦＴを有する半導体装置は、半導体膜が引っ張り応力を受けるように、導電膜、例えばゲート電極に不純物元素が導入され、絶縁表面上に設けられたｐチャネル型ＴＦＴを有する半導体装置は、半導体膜が圧縮応力を受けるように、導電膜、例えばゲート電極に不純物が導入されている。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１の主面にゲート絶縁膜用のＨｆ含有膜４、Ａｌ含有膜５及びマスク層６を形成してから、ｎチャネル型ＭＩＳＦＥＴ形成予定領域であるｎＭＩＳ形成領域１Ａのマスク層６とＡｌ含有膜５を選択的に除去する。それから、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４上とｐチャネル型ＭＩＳＦＥＴ形成予定領域であるｐＭＩＳ形成領域１Ｂのマスク層６上に希土類含有膜７を形成し、熱処理を行って、ｎＭＩＳ形成領域１ＡのＨｆ含有膜４を希土類含有膜７と反応させ、ｐＭＩＳ形成領域１ＢのＨｆ含有膜４をＡｌ含有膜５と反応させる。その後、未反応の希土類含有膜７とマスク層６を除去してから、メタルゲート電極を形成する。マスク層６は、窒化チタン又は窒化タンタルからなる窒化金属膜６ａと、その上のチタン又はタンタルからなる金属膜６ｂとの積層構造を有する。 （もっと読む）

【課題】シリコン基板裏面をソース電極として使用するＬＤＭＯＳＦＥＴにおいて、出力効率向上のため、基板抵抗を下げようとして高濃度ボロンドープ基板を用いると、ソースドレイン間のリーク不良が、多発することが、本願発明者等によって明らかにされた。更に、この不良解析の結果、ソース不純物ドープ領域からＰ型エピタキシ層を貫通してＰ型基板に至るＰ型ポリシリコンプラグに起因する不所望な応力が、このリーク不良の原因であることが明らかにされた。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴを含む半導体装置であって、ＬＤＭＯＳＦＥＴのソース不純物ドープ領域の近傍の上面から下方に向けてエピタキシ層内をシリコン基板の近傍まで延び、前記エピタキシ層内にその下端があるシリコンを主要な成分とする導電プラグを有する。 （もっと読む）

【課題】ｐチャネル型の電界効果トランジスタのしきい値電圧を確実に制御して所望の特性が得られる半導体装置と、その製造方法とを提供する。
【解決手段】温度約７００〜９００℃のもとで施す熱処理に伴い、素子形成領域ＲＰでは、アルミニウム（Ａｌ）膜７ａ中のアルミニウム（Ａｌ）がハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）が添加される。また、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜からなるハードマスク８ａ中のアルミニウム（Ａｌ）とチタン（Ｔｉ）とがハフニウム酸窒化（ＨｆＯＮ）膜６へ拡散することによって、ハフニウム酸窒化（ＨｆＯＮ）膜６に元素としてアルミニウム（Ａｌ）とチタン（Ｔｉ）とが添加される。 （もっと読む）

【課題】導電膜を有する半導体装置は、導電膜の内部応力の影響を受ける。内部応力について検討する。
【解決手段】単結晶シリコン基板に形成されたｎチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が引っ張り応力を受けるように、導電膜には不純物が導入され、単結晶シリコン基板に形成されたｐチャネル型ＭＯＳＦＥＴを有する半導体装置において、チャネル形成領域が圧縮応力を受けるように、導電膜には不純物が導入されている。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 （もっと読む）

【課題】静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。
【解決手段】本発明に係る半導体装置は、ソース・ドレイン領域と、ソース・ドレイン領域の上方に形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォールと、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、ゲート電極の上面に、サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。 （もっと読む）

【課題】 半導体装置の耐圧性を向上させることを目的とする。
【解決手段】 半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と
、を備え、半導体基板１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領
域１３のドレイン領域側側部領域１４が掘り込まれた構造を有する。さらに、半導体基板
１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領域１３のソース領域側
側部領域１５が掘り込まれた構造を有する。 （もっと読む）

【課題】バラツキの小さな高特性、高信頼性の半導体装置の製造方法を提供する。
【解決手段】ゲート電極の側壁に窒化膜サイドウォールを形成し、ウエットエッチングにより、ソース・ドレイン形成予定領域上のゲート酸化膜を除去することにより、窒化膜サイドウォール下方にアンダーカットが入るが、ゲート電極下方にはアンダーカットは入らない。これにより、ソース・ドレインのシート抵抗ばらつき増大を抑制し、また、シリコン基板にダメージを導入してしまうこともないため、接合リーク、しきい値ばらつき等の不具合を引き起こすことがない。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】配線の信頼性の高い半導体装置を提供する。
【解決手段】半導体基板４２上に台形状の凸部領域と台形状の凹部領域を設け、凹部領域のシリコン表面にはゲート酸化膜４５が設けられ、ゲート酸化膜上にはゲート電極４６が形成されている。凹部領域に設けられたゲート電極４６の両側の凸部領域にはソース・ドレイン高濃度領域４８が位置し、ソース・ドレイン高濃度領域４８とゲート電極４６の間にはソース・ドレイン低濃度領域４７が形成されている。ソース・ドレイン高濃度領域４８の上表面には第１層目の金属配線４９と第２層目の金属配線５０と第３層目の金属配線５２が積層され、ソース・ドレイン高濃度領域４８から第３金属配線までの接続にコンタクトホールやビアホールなどを利用していない。このように本発明の半導体装置は、コンタクトホールやビアホールなどの接続孔を形成しないで素子と配線との接続や配線間接続を行なうことができる。 （もっと読む）

【課題】スイッチング速度を向上でき、動作不良品を低減できる、横型の電界効果トランジスタを提供する。
【解決手段】ゲート配線４３は、基部４４と、基部４４から突出する複数の指状部４５と、隣接する指状部４５の先端部４６を接続する接続部４７と、を有する。ゲート配線４３の指状部４５は、ソース配線２３の指状部２５とドレイン配線３３の指状部３５と、の間に配置されている。ゲート配線４３の基部４４は、ソース配線２３の基部２４とドレイン配線３３の指状部３５との間に配置され、かつ、ソース配線２３の指状部２５との間に絶縁膜を介在させて指状部２５と交差している。 （もっと読む）

【課題】不純物イオン注入時に形成されたフレンケル型結晶欠陥を終端させ、ボロンの増速拡散を抑制することで、逆短チャンネル効果を改善した半導体装置の製造方法を提供する。
【解決手段】ＭＯＳ型トランジスタを備えた半導体装置の製造方法において、ＭＯＳトランジスタは、Ｐ型ウェル領域と、Ｎ型ソース・ドレイン領域と、チャネル領域と、ゲート電極と、からなるＮＭＯＳトランジスタであって、Ｎ型ソース・ドレイン領域を不純物イオン注入により形成する工程と、ソース・ドレイン領域と同一領域に、ハロゲン元素をイオン注入する工程と、ソース・ドレイン領域を活性化させるための活性化熱処理工程とを含む。 （もっと読む）

【課題】ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な２種ゲート構造を提供する。
【解決手段】基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜６（内部回路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上部に窒化シリコン膜７を堆積する。窒化シリコン膜７は、次の工程で基板１の表面を熱酸化する時に酸化チタン膜６が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】トランジスタ間の分離性が良好な半導体装置を提供する。
【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。 （もっと読む）

【課題】半導体材料の構造的及び化学量論的特性を保ったまま、窒化物本体を横方向及び縦方向で空間的に規定された選択ドーピングを達成しうるインシチュドーパント注入及び成長を提供する。
【解決手段】窒化物半導体本体の成長中にインシチュドーパント注入を可能にする方法は、ドーパント注入装置及び成長室を有する複合窒化物室中に、窒化物半導体本体に対する成長環境を確立するステップと、成長室内で窒化物半導体本体を成長させる成長ステップと、ドーパント注入装置を用いて成長室内で窒化物半導体本体にインシチュ状態でドーパント注入を行う注入ステップとを具える。この方法を用いて形成する半導体デバイスは、サポート基板上に形成した第１導電型の窒化物半導体本体と、窒化物半導体本体の成長中にこの窒化物半導体本体のインシチュドーパント注入により形成され、第２導電型を有する少なくとも１つのドープ領域とを具える。 （もっと読む）

【課題】ゲート電極に注入された不純物に起因するゲートリークを低減させる。
【解決手段】ゲート電極１４が形成されたアクティブ領域による被覆率が５０％以上かつその面積が０．０２ｍｍ^２以上の領域において、多結晶シリコン膜１４´に炭素１５を導入してから、多結晶シリコン膜１４´にリン１６を導入し、多結晶シリコン膜１４´をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成する。 （もっと読む）