【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】電極構造体、それを備える窒化ガリウム系の半導体素子及びそれらの製造方法を提供する。
【解決手段】ＧａＮ系の半導体層ＧＬ１０と、ＧａＮ系の半導体層上に備えられた電極構造体５００Ａ，５００Ｂと、を備え、電極構造体５００Ａ，５００Ｂは、導電物質を含む電極要素５０Ａ、５０Ｂと、電極要素５０Ａ，５０ＢとＧａＮ系の半導体層２００との間に備えられた拡散層５Ａ、５Ｂと、を備え、拡散層５Ａ，５Ｂは、ｎ型ドーパントを含み、ｎ型ドーパントは、４族元素を含み、拡散層と接触したＧａＮ系の半導体層２００の領域は、ｎ型ドーパント（例えば、４族元素）でドーピングされる窒化ガリウム系の半導体素子である。 （もっと読む）

【課題】堆積速度が速く、好ましくは約７００℃以下のような低いプロセス温度を維持し、置換型炭素濃度が高い、ＳｉとＣを含有する選択エピタキシャル層を得る方法を提供する。
【解決手段】基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも一つの第二表面とを含む基板をプロセスチャンバ内に配置するステップと、プロセスチャンバ内の圧力を少なくとも３００トールに維持しつつ、該基板をシリコン源と、炭素源と、リン源にさらして、該基板の少なくとも一部にリンがドープされたＳｉ：Ｃエピタキシャル膜を形成するステップと、７００℃以下のプロセスチャンバ内の温度の下で、ＨＣｌを含むエッチングガスに該基板をさらすことにより該基板を更に処理するステップと、を含む。 （もっと読む）

【課題】グラフェンを含む電極構造体及び電界効果トランジスタを提供する。
【解決手段】半導体層上のグラフェンと、グラフェン上の電極メタルと、を備え、該グラフェンは、半導体層と直接的に接触し、電極メタルは、グラフェンと直接的に接触する電極構造体である。半導体層は、シリコン、ゲルマニウム、シリコン・ゲルマニウム、ＩＩＩ−Ｖ族半導体、及びＩＩ−ＶＩ族半導体を含むグループから選択された一つで形成される。グラフェンは、単層または二層のグラフェンで形成される。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】ＲＣＡＴの電流駆動能力を向上させることが可能な半導体装置を提供する。
【解決手段】半導体基板１１は、ゲート溝１３を有している。拡散層１２は、ゲート溝１３の上部に対応する半導体基板１１の表面領域に形成されている。ゲート絶縁膜１４は、ゲート溝の壁面に形成されている。ゲート電極１５は、ゲート溝１３の内部及びゲート溝１３の外部に形成されている。圧縮応力を有する膜１６は、ゲート溝１３の外部のゲート電極１５の全面に形成されている。 （もっと読む）

【課題】ヒ素（Ａｓ）を高濃度にドーピングした状態でエクステンション領域のエピタキシャル成長膜表面に凹凸を発生させることなく、平滑な面に形成することを可能とする。
【解決手段】半導体基板１１上にゲート絶縁膜１２を介してゲート電極１３を備え、前記ゲート電極１３の両側の前記半導体基板１１上に形成された不純物を含有してなるエクステンション領域１７、１８を備えた半導体装置１であって、前記エクステンション領域１７、１８は、シリコンゲルマニウムにヒ素を含む状態でエピタキシャル成長されたエピタキシャル成長膜からなり、このエピタキシャル成長膜は、ヒ素をドーピングしながらシリコンとゲルマニウムとを前記半導体基板１１上に選択的にエピタキシャル成長させて形成される。 （もっと読む）

【課題】製造コストの低減、およびプロセス時間の短縮を可能とするｆｉｎＦＥＴの製造方法を提供する。
【解決手段】ｆｉｎＦＥＴは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。 （もっと読む）

【課題】高耐圧性をより確実に実現することができる電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層内部に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記リセス部の前記キャリア供給層上面からの深さが、前記キャリア供給層の層厚より大きく２００ｎｍ以下である。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】シリコン酸化膜の除去後、シリコンゲルマニウム膜の形成までのＱタイムを長くするとともに、シリコンゲルマニウム膜の形成におけるプリベイクの温度を低くする。
【解決手段】基板処理装置１では、酸化膜除去部４にて基板９の一の主面上のシリコン酸化膜が除去された後、シリル化処理部６にてシリル化材料を付与して、当該主面に対してシリル化処理が施される。これにより、シリコン酸化膜の除去後、シリコンゲルマニウム膜の形成までのＱタイムを長くするとともに、シリコンゲルマニウム膜の形成におけるプリベイクの温度を低くすることができる。 （もっと読む）

【課題】バッファ層を有する半導体素子において、チャネルの基準電位を固定する半導体素子及びその製造方法を提供する。
【解決手段】基板１０と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層２０と、バッファ層上に設けられた窒化物半導体のチャネル層３０と、バッファ層の側面に電気的に接続された側面電極６０と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極５２，５６とを備える半導体素子。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】ｆｉｎＦＥＴにおける高集積化可能な、高濃度ソースドレインの形成方法の提供。
【解決手段】ソース領域、ドレイン領域およびソース領域とドレイン領域の間のチャネル領域を有するフィンを形成する。チャネル領域にダイレクトコンタクトする絶縁層と、絶縁層にダイレクトコンタクトする伝導性のゲート物質とを有するゲートスタックを形成する。チャネル領域を残したまま、ソース領域およびドレイン領域をエッチング除去する。ソース領域およびドレイン領域に隣接したチャネル領域の両側にソースエピタキシー領域およびドレインエピタキシー領域を形成する。ソースエピタキシー領域およびドレインエピタキシー領域は、エピタキシャル半導体を成長させながら、その場ドープされる。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】チャネルへの電子供給能力が改善されたIII−Ｖ族ＦＥＴを提供する。
【解決手段】基板２の上には、ナローバンドギャップ材料のチャネル層４が形成される。チャネル層４の上のソース領域には、ワイドバンドギャップ材料のコンタクト層６が形成される。ソースコンタクト層６は、１×１０^１９ｃｍ^−３以上の濃度でドーピングされる。ＦＥＴ１は、ソースコンタクト層６によってアンドープのチャネル層４に直接キャリアが注入されるように構成される。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】ヘテロ接合を有する半導体装置において、リーク電流と電流コラプスのトレードオフ関係を打破し、リーク電流と電流コラプスの双方を抑制すること。
【解決手段】半導体装置１の電子走行層４は、炭素が導入されている高抵抗領域４ａを含んでいる。電子走行層４と電子供給層５のヘテロ接合５ａと平行な断面において、高抵抗領域４ａの炭素の濃度分布が、ドレイン電極１２とソース電極１８の少なくともいずれか一方の下方で相対的に濃く、ドレイン電極１２と絶縁ゲート部１６の間で相対的に薄くなるような断面が存在している。 （もっと読む）

【課題】 単純で容易な実装手段によりＭＯＳＦＥＴの閾値電圧を制御することが可能な半導体装置とその製造方法を提供する。
【解決手段】 一実施形態によれば、電界効果トランジスタは、ＳＴＩ（浅いトレンチ分離）を含んでいる半導体基板402と、ｐ−ＦＥＴ401及びｎ−ＦＥＴ403と、ｐ−ＦＥＴ401が形成される基板の窪み内のシリコン・ゲルマニウム層800と、ｎ−ＦＥＴ部上とシリコン・ゲルマニウム層上に設けられた、ハフニウム化合物とレアアース化合物を含むゲート誘電体414, 432と、ゲート誘電体414, 432上にそれぞれ配置された互いに同じ材料を含むゲート電極416, 434とを具備している。 （もっと読む）