【課題】ゲート絶縁膜界面材料としてＧｅＯ₂ を用いた場合においてもＧｅＯ₂ 層の劣化を抑制することができ、素子の信頼性向上をはかると共に、プロセスの歩留まり向上をはかる。
【解決手段】本発明の実施形態による電界効果トランジスタは、Ｇｅを含む基板１０上の一部に設けられた、少なくともＧｅＯ₂ 層を含むゲート絶縁膜２０と、ゲート絶縁膜２０上に設けられたゲート電極３０と、ゲート電極３０下のチャネル領域を挟んで前記基板に設けられたソース／ドレイン領域５０と、前記ゲート絶縁膜２０の両側部に形成された窒素含有領域２５と、を備えた。 （もっと読む）

【課題】半導体装置の大きさを大きくすることなく、増幅率の向上と、高耐圧化を図ることを課題とする。
【解決手段】基板上にドレイン部，ゲート部およびソース部が形成され、ゲート部は、基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とからなり、ドレイン部は、ゲート電極の一方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ドレイン領域と、より表面近傍に形成された中間濃度ドレイン領域と、基板の上の高濃度ドレイン領域とからなり、ソース部は、ゲート電極の他方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ソース領域と、より表面近傍に形成された中間濃度ソース領域と、基板上の高濃度ソース領域とからなり、高濃度ソース領域は、ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、アーム部の端部近傍の位置にコンタクト部を有する電極配線部を備える。 （もっと読む）

【課題】オフトラ型ＥＳＤ保護素子のＥＳＤ耐量を増加する。
【解決手段】第２導電型ドレイン高濃度拡散層となる領域にトレンチを備え、トレンチ内に第２導電型の多結晶シリコン膜を埋め込むことで、第２導電型ドレイン高濃度拡散層の実効的な体積を増加することを実現する。これより、ゲート電極からドレインコンタクト孔の距離を大きくしたことと同じ効果が得られ、本発明の半導体装置はオフトラ型ＥＳＤ保護素子として、素子サイズを変更しなくてもＥＳＤ耐量の増加が可能となる。 （もっと読む）

【課題】トランジスタ素子内の電界を十分に緩和する。
【解決手段】表面に凸部１２Ａを有する半導体基板１２と、凸部１２Ａの側壁部を構成し、凸部１２Ａの麓から頂上に向かって傾斜する傾斜部１２Ｃと、凸部１２Ａの頂上にゲート絶縁膜１４を介して形成されたゲート電極１６と、凸部１２Ａの頂上で、ゲート電極１６及び前記ゲート絶縁膜１４の両側壁に形成されたサイドウォール１８と、低濃度領域２０Ａ，２２Ａ及び高濃度領域２０Ｂ，２２Ｂをそれぞれ含むソース２０及びドレイン２２と、を有する。 （もっと読む）

【課題】耐圧性の維持と低オン抵抗化との両立が可能なＬＤＭＯＳトランジスタを提供する。
【解決手段】半導体装置は、第１導電型のドリフト拡散領域１０と、第２導電型のボディ拡散領域２と、第１導電型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域２とは離間した位置に形成された絶縁膜１４と、ドリフト拡散領域１０の上部に形成され、絶縁膜１４から見てソース拡散領域６と逆の方向に隣接する第１導電型のドレイン拡散領域７と、ボディ拡散領域２上からドリフト拡散領域１０上を越えて絶縁膜１４上にまで形成されたゲート電極５とを備えている。また、ドリフト拡散領域１０は、基板内部領域１１と、基板内部領域１１よりも高濃度の第１導電型不純物を含む表面領域１２とを有している。 （もっと読む）

本発明の実施例として、半導体装置上のエピタキシャル領域を示した。ある実施例では、エピタキシャル領域は、成膜−エッチングプロセスを経て基板に成膜される。周期的な成膜−エッチングプロセスの間に、スペーサの下側に形成されるキャビティは、エピタキシャルキャップ層によって埋め戻される。エピタキシャル領域およびエピタキシャルキャップ層は、チャネル領域での電子移動度を改善し、短チャネル効果が抑制され、寄生抵抗が低下する。
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【課題】ＳｉＧｅストレッサの形成方法と集積回路のトランジスタ構造を提供する。
【解決手段】ＳｉＧｅストレッサを形成する方法であって、前記方法は、ソース領域とドレイン領域間にチャネルを有する半導体基板上のソース領域とドレイン領域の少なくとも１つに第１ＳｉＧｅ層を堆積するステップ、及び前記第１ＳｉＧｅ層の上部を酸化層に変換し、前記第１ＳｉＧｅ層の底部を第２ＳｉＧｅ層に変換するステップを含み、前記第２ＳｉＧｅ層は、前記第１ＳｉＧｅ層より高いＧｅ濃度を有する方法。 （もっと読む）

半導体構造のチャネル領域に引張応力を増大する方法が開示される。この方法は、１つ以上の低温炭素又は分子炭素イオン注入ステップを実行することを含み、炭素イオンを半導体構造中に注入して、チャネル領域の両側に歪み層を生成する。次に、隆起型ソース／ドレイン領域が歪み層上に形成され、続いて隆起型ソース／ドレイン領域をドープするためにイオン注入ステップが用いられる。ミリ秒アニールステップは、歪み層及び隆起型ソース／ドレイン領域を活性化する。歪み層は半導体構造のチャネル領域中のキャリア移動度を増大させる。一方、隆起型ソース／ドレイン領域は、隆起型ソース／ドレイン領域にその後ドーパントイオンを注入することによって引き起こされる、歪み層中のひずみの低減を最小化する。 （もっと読む）

【課題】消費電力の少ない半導体装置の製造方法を提供する。
【解決手段】ゲート電極１３の多結晶シリコン領域と、ゲート電極１３下のチャネル領域１１Ｃを挟んで配置された一対の単結晶シリコン領域１１Ｓ，１１Ｄとが形成されたシリコン基板１１に対して、単結晶シリコン領域１１Ｓ，１１Ｄ上に単結晶のＳｉＧｅ混晶層領域１４Ａ，１４Ｂを成長させ、且つ多結晶シリコン領域１３上に多結晶のＳｉＧｅ混晶層領域１４Ｃを成長させる工程と、Ｃｌを含むガスを用いて、一対の単結晶シリコン領域１１Ｓ，１１Ｄ上に成長したＳｉＧｅ混晶層領域１４Ａ，１４Ｂの表面側の一部を取り除くと共に、多結晶シリコン領域１３上に成長したＳｉＧｅ混晶層領域１４Ｃを取り除く工程と、一対の単結晶シリコン領域上のＳｉＧｅ混晶層領域１４Ａ，１４Ｂ上に単結晶のシリコン層１５Ａ，１５Ｂを成長させる工程と、シリコン層１５Ａ，１５Ｂをシリサイド化する工程と、を有する。 （もっと読む）

開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【課題】配線層間の正常な電気的導通が取れている半導体装置を提供することを課題とする。
【解決手段】基板上又は基板の表面層に少なくとも２層の配線層を備え、前記２層の配線層の内、下層配線層がシリコンからなる際に、前記下層配線層と上層配線層間に炭化珪素層を備えたことを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】Ｓｉ系基板上に結晶性の良いＳｉ系結晶またはＧｅ系結晶をエピタキシャル成長させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、水素ガス雰囲気中において、圧力が第１の圧力であり、温度が第１の温度である条件下で、シリコン窒化物からなる部材を備えたＳｉ系基板の前記部材に覆われていない領域の自然酸化膜および付着したシリコン窒化物を除去する工程と、水素ガス雰囲気中において、圧力を前記第１の圧力に保持したまま、温度を前記第１の温度から第２の温度に下げる工程と、水素ガス雰囲気中において、温度を前記第２の温度に保持したまま、圧力を前記第１の圧力から第２の圧力に下げる工程と、圧力を前記第２の圧力に下げた後、水素ガス、およびＳｉおよびＧｅのうちの少なくともいずれか１つを含む前駆体ガス雰囲気中において、前記Ｓｉ系基板の表面にＳｉおよびＧｅのうちの少なくともいずれか１つを含む結晶をエピタキシャル成長させる工程と、を含む。 （もっと読む）

【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、ｐチャネルトランジスタは六角形形状を伴うシリコン／ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。 （もっと読む）

【課題】浅い不純物領域を有する半導体装置を提供する。
【解決手段】チャネル形成領域を含む半導体ならびにチャネル形成領域の上のフローティングゲート７６２およびコントロールゲート７６３によるゲート電極部７５２，７５３を含む半導体装置であって、ゲート電極部７５２，７５３の一方の側の半導体には、フローティングゲート７６２とオーバーラップする第１の不純物領域７５５が形成されており、フローティングゲート７６２の他方の側の半導体には、レーザドーピング処理により、深さが０．１μｍ以下で、且つフローティングゲート７６２とオーバーラップが無い第２の不純物領域７５７、７５８が形成されており、チャネル形成領域の長さは０．３μｍ以下である。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】
深さ方向の圧縮応力を印加して、ＮＭＯＳトランジスタの性能を向上した半導体装置を提供する。
【解決手段】
ＣＭＯＳ型半導体装置用シリコン基板のＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域上方に多結晶シリコンのゲート電極を形成し、ゲート電極側壁上に第１サイドウォールスペーサを形成し、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域に選択的にイオン注入を行ない、第１サイドウォールスペーサに整合した低抵抗ソース／ドレイン領域を形成する際、ＮＭＯＳトランジスタ領域においてはゲート電極の上部をアモルファス化し、少なくともＮＭＯＳトランジスタ領域において第１サイドウォールスペーサを実質的に除去し、ゲート電極を覆ってキャップ膜を形成し、低抵抗ソース／ドレイン領域の活性化を行うと共にアモルファス化されたゲート電極の再結晶化を行う熱処理を行ない、キャップ膜を異方性エッチングして第２サイドウォールスペーサに加工する。 （もっと読む）

【課題】歪み技術を利用した性能のよい半導体装置を低コストで製造する。
【解決手段】シリコン基板１０上のｎＭＯＳ形成領域１２ａ及びｐＭＯＳ形成領域１２ｂにそれぞれゲート電極１５ａ，１５ｂを形成し、ｐＭＯＳ形成領域１２ｂを覆い、フォトレジストマスク１８を形成して、イオン注入によりｎＭＯＳのソース／ドレイン領域１７ａを形成するとともに、ゲート電極１５ａをアモルファス化し、フォトレジストマスク１８を除去した後に、シリコン基板１０上に、ゲート電極１５ａ，１５ｂを覆うように、引っ張り歪みを有するキャップ膜１９を形成し、ｎＭＯＳ形成領域１２ａを覆うようにフォトレジストマスク２０を形成し、ｐＭＯＳ形成領域１２ｂのキャップ膜１９に不純物をイオン注入し、フォトレジストマスク２０を除去した後に、アニール処理を行い、ｎＭＯＳのゲート電極１５ａ下のチャネルに対し、チャネル深さ方向の圧縮歪みを加える。 （もっと読む）

【課題】ソースドレイン領域のサイズが増大することがない局所配線構造を備えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１の上に形成されたゲート電極２２及び半導体基板１１におけるゲート電極２２の両側方にそれぞれ形成された第１のソースドレイン領域２９Ａ及び第２のソースドレイン領域２９Ｂを有するトランジスタ１２と、半導体基板１１の上における第１のソースドレイン領域２９Ａを挟んでゲート電極２２と反対側に形成されたゲート配線４２と、ゲート配線４２と第１のソースドレイン領域２９Ａとを接続する局所配線構造６０とを備えている。局所配線構造６０は、第１のソースドレイン領域２９Ａ及びゲート配線４２の上面に跨って形成されたＳｉＧｅ層６１によって構成されている。 （もっと読む）

【課題】チャネルに対して設計されたひずみを与えるストレッサー及びその形成方法を提供すること。
【解決手段】半導体基板が、異なる不純物濃度を有する異なる部分を有するヘテロエピタキシャル・シリコン含有物質で埋め込まれたリセスを備える。歪まされた膜が、リセスされたソース／ドレイン領域を、傾斜してボトム−アップで埋め込むことができる。膜は、所定の濃度のひずみを引き起こす不純物でリセス側壁をラインし、より低い濃度の不純物でリセスの残りの部分を埋め込む。後者の場合では、側壁ライナーは先細りになりえる。 （もっと読む）

【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）