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Fターム[5F140CD00]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | その他の領域、その他の素子構造及び製造 (630)

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【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第1、第2及び第3の柱状半導体層と、第2及び第3の柱状半導体層の間の空間であって第2及び第3の柱状半導体層の側面に夫々設けられた第1及び第2のゲート電極と、第1及び第2の柱状半導体層の間の空間及び第2及び第3の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第1及び第2の柱状半導体層の間の空間内であってゲート電極を介することなく第1及び第2の柱状半導体層の側面に形成され、第2及び第3の柱状半導体層の間の空間内であって第1及び第2のゲート電極を介して第2及び第3の柱状半導体層の側面に形成されている。 (もっと読む)


【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース/ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース/ドレインとソース/ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体3の両端部に形成した高濃度不純物拡散層10からなるソース/ドレインの側面に、フィン型半導体3の上部の表面が露出するようにしてオフセットスペーサ7およびサイドウォールスペーサ8を形成し、フィン型半導体3の上部の高濃度不純物拡散層10の表面には、シリサイド層9を形成する。 (もっと読む)


【課題】基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。
【解決手段】半導体基板1裏面の表面電極であるソース電極2、ドレイン電極3の裏面に相当する領域に窪み部6を設け、ダイシング領域以外の窪み部6や窪み部6間に金属層5を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。 (もっと読む)


【課題】シリコン基板にダメージを与えずに、ゲート下の不純物分布の正確な評価を安定して行うことのできる半導体ウェーハとその製造方法を提供する。
【解決手段】 半導体ウェーハは、半導体基板上の所定の箇所に設定されたモニター領域に、他と電気的接続を有しない断面形状がW字型のダミー充填部を有する。 (もっと読む)


【課題】混晶層に発生する転位、結晶欠陥を抑制することができる半導体装置を提供すること。
【解決手段】p型のSi基板13表面のn型ウェル層16の両端に形成され、SiおよびGeからなる混晶層18と、これらの混晶層18の表面にそれぞれ形成されたp型の不純物注入層19、20と、これらの不純物注入層19、20をそれぞれドレイン領域、ソース領域とするpMOSFET15−1と、を具備する素子領域11と、この素子領域11を囲うようにSi基板13の表面に形成された素子分離層14−1と、この素子分離層14−1外のSi基板13の表面に前記素子領域11の混晶層18と同一材料で形成され、その主方向が、Si基板13の<110>方向とは異なるダミーパターン35と、を具備する。 (もっと読む)


【課題】半導体基板に素子と貫通電極とが形成された半導体装置の製造方法において、貫通電極からの銅による素子の汚染を防止できる方法を提供する。
【解決手段】半導体基板10と、それに形成された素子ZDと、半導体基板10を貫通するスルーホールTHと、半導体基板10の両面側及びスルーホールTHの内面に形成されて、素子ZDを被覆する絶縁層12とを備えた構造体を用意する工程と、スルーホールTH内に貫通電極20を形成する工程と、貫通電極20を被覆する第1バリア金属層30aを形成する工程と、素子ZDの接続部に到達するコンタクトホールCH1を形成する工程と、コンタクトホールCH1内の素子ZDの接続部の自然酸化膜を除去する工程と、第1バリア金属層30aを利用して、貫通電極20に接続される第1配線層40と、コンタクトホールCH1を通して素子ZDの接続部に接続される第2配線層40aとを形成する工程とを含む。 (もっと読む)


【課題】いかなる位置に形成されたトランジスタに対してもダミーパターンを形成することを可能にして、トランジスタ特性の変動を抑制することを可能にする。
【解決手段】半導体基板11のアクティブ領域12上にゲート絶縁膜14を介して形成された複数のゲート電極15と、前記アクティブ領域12上の少なくとも前記ゲート電極15間の一部に形成されたダミーパターン16とを有し、前記ゲート電極15同士が隣接するゲート電極15−1、15−2間の間隔、および前記ダミーパターン16−1とそれと隣接する前記ゲート電極15−2、15−3との間隔が所定の範囲内となるように前記ダミーパターン16−1が形成されていることを特徴とする。 (もっと読む)


【課題】メタルCMP本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案する。
【解決手段】ゲート電極1の上方に形成されたメタルダミーパターン6は、ゲート長方向D1に延びており、かつ、その両端がゲート電極1の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン6の位置が設計時からずれた場合であっても、ゲート電極1の領域内において、ゲート電極1の中心GCから見たメタルダミーパターン6の形状は、左右対称性が保たれる。 (もっと読む)


【課題】最も外側の溝部の下端部の外側部分近傍に電界集中が発生するのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーMOSFET(半導体装置)100は、ドレイン領域2と、ドレインドリフト領域3と、ドレイン領域2の引き出し部15と、ドレインドリフト領域3上に形成されたベース領域9と、ベース領域9上に形成されたソース領域10と、ソース領域10およびベース領域9と一方側面61aが隣接するように形成された溝部6a内に、ゲート絶縁膜7を介して形成されたゲート電極8と、溝部6aと引き出し部15との間において、溝部6aの他方側面62aと隣接するように形成されるとともに、溝部6aの下端部63aよりも下方に延びるように形成された不純物領域11とを備えている。 (もっと読む)


【課題】高耐圧および高ESD耐性を有し、かつ、他のMOSトランジスタとの混載が容易なMOSトランジスタを備える、半導体装置を提供する。
【解決手段】半導体基板2の表層部には、ソース領域13とディープN型ウェル8、N型ウェル10およびコンタクト領域11からなるドレイン領域とが間隔を空けて形成されている。半導体基板2上には、ゲート絶縁膜14が形成されている。そして、ドレイン領域とゲート絶縁膜14との間には、ドレイン−ゲート分離部9が介在されている。このドレイン−ゲート分離部9によって、ドレイン領域とゲート絶縁膜14とは、それらの間に間隔を空けた非接触な状態に分離されている。 (もっと読む)


【課題】高周波高出力用MOSFETを備えた半導体装置の高周波高出力特性をさらに向上させる。
【解決手段】半導体基板1上に形成された第1導電型の半導体領域20に所定の間隔をおいて形成され、それぞれソース電極7およびドレイン電極3に電気的に接続される、帯状の第2導電型のソース領域およびドレイン領域と、第1導電型の半導体領域20上にゲート絶縁膜27を介して形成され、ソース領域およびドレイン領域の間にチャネル形成領域26を形成するゲート電極6とを有するMOSFETを備えた半導体装置において、第1導電型の半導体領域20に、ドレイン電極3に電気的に接続され、第1導電型の半導体領域20とダイオードを形成する第2導電型の領域30を設け、このダイオードの耐圧を、MOSFETのソース・ドレイン間耐圧より低くする。 (もっと読む)


【課題】耐圧を向上させることができる半導体装置を得る。
【解決手段】フィールド酸化膜19上にゲート電極20と第1フィールドプレート22a〜22d,23が設けられている。ゲート電極20及び第1フィールドプレート22a〜22d,23を絶縁膜24が覆っている。絶縁膜24上に高圧配線28が設けられている。最もソース側に位置する第1フィールドプレート22aと高圧配線28との間にシールド電極29が設けられている。 (もっと読む)


【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、MOSトランジスタ1の中央領域に非活性領域6が配置されている。非活性領域6には、ドレイン領域3、ソース領域4及びゲート電極5が配置されていない。この構造により、非活性領域6では、MOSトランジスタ1の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、MOSトランジスタ1が、自己加熱により熱破壊することを抑止することができる。 (もっと読む)


【課題】比較的簡単な製造工程により製造することができ、また、電荷移動度を向上させる方向の応力を低減しない、応力膜を用いた半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、素子分離領域によって分離されたMISFETと、前記半導体基板上に形成され、前記MISFETのチャネル領域に応力を加えて、前記チャネル領域における電荷移動度を変化させる応力膜と、前記応力の前記電荷移動度を向上させる方向の成分を維持したまま、前記応力の前記電荷移動度を低下させる方向の成分を緩和する応力緩和構造と、を具備することを特徴とする半導体装置を提供する。 (もっと読む)


【課題】リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】GaN層3上に形成された第1の半導体層4上の一部の領域に無機膜5を形成すると共に、無機膜5を介して相互に対向する領域に電極6及び7を形成する。第1の半導体層4はAlGaN層とする。次に、第1の半導体層4上における無機膜5と電極6とに挟まれた領域、及び無機膜5と電極7とに挟まれた領域の各々に、第2の半導体層8を形成する。第2の半導体層8としては、MOCVD法によりAlGaN層を形成する。その後、無機膜5を除去し、凹み9を形成する。次に、絶縁膜10を形成し、凹み9内に電極11を形成する。これにより、半導体装置19が作製される。 (もっと読む)


【課題】処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板1の表面にトランジスタを形成する工程と、半導体基板1の表面上及びトランジスタ上に層間絶縁膜9,12及び配線層10,13を形成する工程と、最上層の配線層13上及び層間絶縁膜12上にパッシベーション膜14を形成する工程とを具備し、パッシベーション膜14を形成する工程の前に、半導体基板1の裏面には膜(例えば拡散防止膜8)が形成されており、パッシベーション膜14を形成する工程の後に、半導体基板1の裏面から前記膜を除去する工程と、半導体基板1の裏面から、トランジスタのゲート絶縁膜と半導体基板1の界面に水素を供給する工程とを具備する。 (もっと読む)


【課題】高耐圧第二領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、nチャネルまたはpチャネルの高耐圧横型MOSFETの高耐圧接合終端構造などとし、配線が横切っても耐圧が低下せずに高耐圧が維持でき、かつ製造コストの低い高耐圧ICを提供すること。
【解決手段】第一の出力配線61と第二の出力配線62下の電界強度を弱めるために、GDU1を取り囲む第一の高耐圧接合終端構造HVJT1と、GDU1内およびLSU内に形成される横型MOSFETを取り囲む第二の高耐圧接合終端構造HVJT2とが同一構造の高耐圧接合終端構造HVJTで構成され、かつ一体となっている。 (もっと読む)


【課題】ESD保護素子において発生した熱を半導体装置外部へ効率よく迅速に放熱可能な半導体装置を提供すること。
【解決手段】半導体装置1は、ドレイン領域4、ソース領域6及びゲート電極7を備えるMOSFET型のESD保護素子と、熱拡散部とを有する。ドレイン領域4上に形成された熱拡散部は、パッドと電気的に接続されている金属層13、及びドレイン領域4と金属層13とを接続するコンタクト12を有する。金属層13は、ゲート電極7に沿って延在する第1金属配線21と、それと垂直に交差する第2金属配線22とを有する。コンタクト12は、第1金属配線21と第2金属配線22との交差部に接続されている。ESD保護素子のpn接合部で発生し、コンタクト12を伝導してきた熱は、金属層13において第1金属配線21と第2金属配線22を通って3方向に同時に拡散され、パッドに放熱される。 (もっと読む)


【課題】 チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。
【解決手段】 空洞102を有し、空洞の上方にソース領域108、ドレイン領域108及びチャネル領域を有する半導体基板100と、チャネル領域上にゲート絶縁膜105を介して形成されたゲート電極106と、空洞の上面に形成された第1の部分を有し、チャネル領域に歪みを与える応力発生膜112とを備える。 (もっと読む)


【課題】 サージ電圧等が印加されたときに、ドレイン領域の近傍で発生する正孔を早い段階で排出するための技術を提供すること。
【解決手段】 半導体装置10は、半導体活性層24の表面部分の一部であり、ドレイン領域42の近傍に形成されているp型の半導体領域41を備えている。p型半導体領域41は、半導体活性層24によってボディ領域48及び半導体基板22から隔てられており、ドレイン電極Dに電気的に接続している。半導体装置10はさらに、半導体活性層24のうちのp型半導体領域41と半導体基板22の間に存在する部分に絶縁膜を34介して対向している導電体領域34を備えている。導電体領域34には、接地電圧が印加されていることを特徴としている。 (もっと読む)


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