【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】ダイオード部とトランジスタ部の面積比率を自由に設定することが可能な窒化物系半導体装置を提供することを目的とする。
【解決手段】第１ＨＥＭＴ部３０及び第２ＨＥＭＴ部３１から成るトランジスタ部１と、第１電極２４と電気的に短絡された第１ショットキー電極２８及び第１ゲート電極２６と電気的に第２ショットキー電極２９から成るダイオード部２と、を備えて構成されている。また、第１電極２４と第２電極２５との間の領域に第１電極２４に沿って、第１ゲート電極２６及び第１ショットキー電極２８が交互に形成され、かつ、第２電極２５に沿って、第２ゲート電極２７及び第２ショットキー電極２９が交互に形成されている。さらに、第１ゲート電極２６と第２ゲート電極２７とは、対向して形成されており、第１ショットキー電極２８と第２ショットキー電極２９とは対向して形成されている。 （もっと読む）

【課題】抵抗性フィールドプレート部のレイアウトの自由度を高める技術を提供すること。
【解決手段】コーナー範囲に設けられている中間抵抗性フィールドプレート部３４は、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。直線範囲に設けられている中間抵抗性フィールドプレート部３４も、カソード領域２８とアノード領域２３の間で往復を繰返して形成されている。コーナ範囲に設けられている中間抵抗性フィールドプレート部３４と直線範囲に設けられている中間抵抗性フィールドプレート部３４は接していない。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈが高い半導体装置を提供する。
【解決手段】基板１０２の上方に、ＩＩＩ−Ｖ族化合物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に、バックバリア層１０６よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体で形成され、バックバリア層１０６の上方の少なくとも一部に設けられたリセス部１２２において、他の部分より膜厚が薄いチャネル層１０８と、チャネル層１０８にオーミック接合された第１の電極１１６，１１８と、少なくともリセス部においてチャネル層の上方に形成された第２の電極１２０と、を備える半導体装置を提供する。 （もっと読む）

【課題】ＦＥＴのソース領域にショットキー電極を形成し、ゲート電極をソース電極の一部領域と窒化物半導体領域の一部に形成し、ドレイン電極と該ソース電極との間にフローティングガードリングを設けることによって、ノーマリ−オフで動作する半導体素子を提供する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ショットキー接合されたソース電極６０と、ドレイン電極５０とソース電極６０との間で窒化物半導体層３０にショットキー接合されたフローティングガードリング７５と、ドレイン電極５０とソース電極６０との間及びソース電極６０の少なくとも一部上にかけて形成された誘電層４０と、誘電層４０上に形成され、一部が、誘電層４０を挟んでソース電極６０のドレイン方向のエッジ部分上に形成されたゲート電極７０とを含む。 （もっと読む）

【課題】オン抵抗が低く、かつ、耐圧が高いノーマリーオフの半導体装置を提供する。
【解決手段】基板１０２の上方に形成された、ＩＩＩ−Ｖ族化合物半導体からなるバックバリア層１０６と、バックバリア層１０６上に形成され、バックバリア層よりバンドギャップエネルギーが小さいＩＩＩ−Ｖ族化合物半導体からなるチャネル層と１０８、チャネル層１０８にオーミック接続された第１の電極１１６，１１８と、チャネル層の上方に形成された第２の電極１２０と、を備え、バックバリア層１０６は第２の電極１２０の下方に設けられ、かつ、第２の電極１２０の下方から第１の電極の１１６，１１８下方まで連続して設けられていない半導体装置を提供する。 （もっと読む）

【課題】トレンチ横型パワーＭＯＳＦＥＴにおいて、装置の信頼性を高めること。
【解決手段】半導体基板１の表面層にトレンチ５を形成する。トレンチ５は、半導体基板１の表面層を第１メサ領域４１と第２メサ領域４２に分割し、かつ第１メサ領域４１と第２メサ領域４２を交互に配置させる。第１メサ領域４１および第２メサ領域４２は、それぞれソース電流およびドレイン電流の引き出しをおこなう。第２メサ領域４２は、半導体基板１からの深さが、第１メサ領域４１よりも深くなっている。 （もっと読む）

【課題】双方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる半導体素子を提供すること。
【解決手段】チャネル層８と障壁層１０が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲート１２と、前記ゲートの両側に設けられた第１および第２のソースドレイン端子１４ａ，１４ｂと、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレート１６ａと、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレート１６ｂとを有すること。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）

【課題】ゲートとフィールドプレートとを有するトランジスタのスイッチング速度を速くする。
【解決手段】ゲートとフィールドプレートとを有するトランジスタ４を制御する制御回路２であって、トランジスタを駆動するタイミングを検出する検出回路３８と、駆動するタイミングに応答してゲートを駆動する第１の駆動タイミングとフィールドプレートを駆動する第２の駆動タイミングとを制御するタイミング制御回路４０と、第１の駆動タイミングに応答してゲートを駆動し第２の駆動タイミングに応答してフィールドプレートを駆動する駆動回路４２とを有する。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】特性バラツキを低減することができるような半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、ゲート絶縁膜を介して基板の表面を第１導電型チャネル領域から酸化膜の一部までを覆い、且つ、第１導電型チャネル領域と酸化膜との間に開口部を有するゲート電極と、この開口部下の基板に形成された第２導電型ドリフト領域の第２の部分とを有する。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】３次元構造のパワーＭＯＳトランジスタやＩＢＧＴの破壊耐量を改善する。
【解決手段】一つの実施形態の半導体装置には、Ｎ^＋基板１に溝２１が設けられ、溝２１に積層形成されるＮ層２、Ｎ⁻層３、Ｐ層４、及びＮ^＋層５が溝２１を覆うように設けられる。Ｎ^＋層５に、Ｎ^＋基板１に対して垂直方向では一部がＮ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では一部がＮ^＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられ、溝２２にＰ^＋層６が溝２２を覆うように設けられる。Ｎ^＋基板１に対して垂直方向では、Ｎ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ⁻層３側面が露呈し、他端でＮ^＋層５側面が露呈し、Ｐ^＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３に、トレンチゲート１１が溝２３を覆うように設けられる。 （もっと読む）

【課題】歪チャネルを有するMOS トランジスタを製造するための比較的簡単な方法を提供する。
【解決手段】歪チャネルを有するMOS トランジスタ(M) を製造する方法は、(a) 半導体基板(10)の表面に、ソース領域及びドレイン領域とMOS トランジスタを囲む絶縁領域(22)に部分的に延びる絶縁された犠牲ゲートとを備えたMOS トランジスタを形成するステップと、(b) 犠牲ゲートの上面と略同一の高さの上面を有する絶縁層を形成するステップと、(c) 犠牲ゲートを除去するステップと、(d) 露出した絶縁領域(22)の少なくとも上部分をエッチングしてトレンチを形成するステップと、(e) 半導体基板(10)を歪ませることが可能な材料(24)をトレンチに充填するステップと、(f) 犠牲ゲートの除去によって空いた空間にMOS トランジスタの絶縁ゲート(12)を形成するステップとを有する。 （もっと読む）

【課題】ドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る。
【解決手段】ソース領域１０、ドレイン領域９およびリーチスルー層３（４）上に電極引き出し用の導体プラグ１３（ｐ１）が設けられている。その導体プラグ１３（ｐ１）にそれぞれ第１層配線１１ｓ、１１ｄ（Ｍ１）が接続され、さらにそれら第１層配線１１ｓ、１１ｄ（Ｍ１）に対して、導体プラグ１３（ｐ１）上で裏打ち用の第２層配線１２ｓ、１２ｄが接続されている。 （もっと読む）

【課題】デバイスのオン状態及びオフ状態の両方の破壊電圧を同時に最適化する高電圧トランジスタ構造。
【解決手段】高電圧トランジスタは、半導体基板のメサを定める第一及び第二の溝を含む。第一及び第二のフィールドプレート部材は、それぞれ、第一及び第二の溝に配置され、第一及び第二のフィールドプレート部材の各々は、誘電体層でメサから分離されている。メサは複数の部分を含み、各部分は、実質的に一定のドーピング濃度勾配を持ち、一の部分の勾配は、他の部分の勾配よりも少なくとも10％大きい。 （もっと読む）

【課題】可動ゲート電極の変位を制御可能な可動ゲート型電界効果トランジスタを提供する。
【解決手段】ソース電極１７とドレイン電極１８との上に導電シールド電極２０が配置される可動ゲート型電界効果トランジスタ１とした。そして導電シールド電極２０の電位を固定することとした。導電シールド電極２０が配置されることにより、可動ゲート１５とドレイン電極１８またはソース電極１７との間に発生する静電力を抑制することができる。 （もっと読む）

【課題】エンハンメント型ＧａＮ系ＨＦＥＴの閾値電圧のバラツキを低減する。
【解決手段】窒化物半導体装置８０では、第２のリセスエッチングによりアンドープＧａＮ層３の上部に突起部５１が設けられる。突起部５１上には、上部が第１のリセスエッチングにより形成されたアンドープＡｌＧａＮ層４ａが設けられる。積層部７は、アンドープＧａＮ層３の突起部５１、アンドープＡｌＧａＮ層４ａ、及び絶縁膜５から構成される。トレンチ部８は、絶縁膜５、アンドープＡｌＧａＮ層４ａ、及びアンドープＧａＮ層３表面がリセスエッチングされたものである。積層部７及びトレンチ部８上にはゲート絶縁膜６が設けられる。ゲート絶縁膜６上には、トレンチ部８を覆うようにゲート電極３３が設けられる。絶縁膜５はゲート絶縁膜６よりも膜厚が厚く設定されている。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
（もっと読む）