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Fターム[5F140CE00]の内容

絶縁ゲート型電界効果トランジスタ (137,078) | 製造工程一般 (2,583)

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【課題】パターンの微細化、特に、SRAMのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、28nmテクノロジノードにおいては、ArFによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にHigh−k絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるhigh−kゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第1のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第1のレジスト膜を除去した後、第2のレジスト膜を用いて、ライン&スペースパターンのエッチングを実行するものである。 (もっと読む)


【課題】高品質な単結晶SiC基板の使用量を減らすことが可能であり、信頼性を向上させることができるSiC半導体装置の製造方法を提供することを目的とする。
【解決手段】支持基板1として、単結晶SiCと異なる材料を用いて構成され、かつ活性層3を形成する工程および半導体素子の構成要素4〜10、14〜17を形成する工程における温度以上の耐熱性を有するものを用い、接合工程では、半導体素子の動作温度以下の温度で直接接合する。このような製造方法では、支持基板1と単結晶SiC基板11とを半導体素子の動作温度以下の温度で接合しているため、支持基板1と単結晶SiC基板11との接合界面で発生する応力を小さくすることができ、SiC半導体装置が使用される際に半導体素子に印加される応力を小さくすることができる。すなわち、SiC半導体装置の信頼性が低下することを抑制することができる。 (もっと読む)


【課題】基板に形成された絶縁膜をエッチングするとき、絶縁膜の下地に酸素プラズマの悪影響が生ずるのを防止できるエッチング方法を提供する
【解決手段】本発明のエッチング方法は、絶縁膜222をプラズマ化させた処理ガスに晒し、絶縁膜222を厚さ方向に途中までエッチングする第一のエッチング工程と、第一のエッチング工程の終了後に残存する絶縁膜222を酸素プラズマに晒し、残存する絶縁膜222の表面に堆積した堆積物を除去する堆積物除去工程と、残存する絶縁膜222をプラズマ化させた処理ガスに晒し、残存する絶縁膜222をエッチングする第二のエッチング工程と、を備える。 (もっと読む)


【課題】表面にエクステンション層を形成したフィンを有し、十分に寄生抵抗を低減することのできる半導体装置、およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたフィンと、ゲート絶縁膜を介して前記フィンの両側面を挟むように形成されたゲート電極と、前記ゲート電極の両側の前記フィンの側面に形成され、前記半導体基板の表面と鋭角に対向する面を有するエクステンション層と、前記半導体基板の表面と鋭角に対向する前記面の表面に形成されたシリサイド層と、を有する。 (もっと読む)


【課題】電界効果型トランジスタのリーク電流を低減し、寿命の向上を図るための簡便な修復方法を提供することを課題とする。また、作製コストの増加を抑え、消費電力が小さく、且つ信頼性の高い半導体装置を提供することを課題とする。
【解決手段】ソース電極又はドレイン電極の一方と、ゲート電極との間に、電気的な衝撃を加える。または、ソース電極又はドレイン電極の一方と、ソース電極又はドレイン電極の他方との間に、電気的な衝撃を加える。これにより、リークパスを絶縁化し、リーク電流を低減することができる。なお、上記の電気的な衝撃は、静電気等の電気パルスであっても良いし、直流電圧、交流電圧、直流電流、交流電流等であっても良い。 (もっと読む)


【課題】pチャネル型半導体活性領域とnチャネル型半導体活性領域のそれぞれに適切な応力を作用させて、これら両領域共にキャリア移動度の向上が図れる半導体装置を提供する。
【解決手段】pチャネル型半導体活性領域と、nチャネル型半導体活性領域と、素子分離絶縁層と、素子分離絶縁層とは異なる材料からなり、pチャネル型半導体活性領域のチャネル長方向の両端に接して設けられ、pチャネル型半導体活性領域のチャネルに対してチャネル長方向の圧縮応力を作用させる絶縁層とを備え、pチャネル型半導体活性領域は、チャネル長方向の両端に接する絶縁層と、チャネル長方向に対して略平行な側面に接する素子分離絶縁層とによって周囲を囲まれ、nチャネル型半導体活性領域は、素子分離絶縁層によって周囲を囲まれている。 (もっと読む)


【課題】薄膜化した場合においても、SBDが生じ難く、高い絶縁破壊耐性(TZDB、TDDBの改善)が経時的に得られるゲート絶縁膜、かかるゲート絶縁膜の製造方法および評価方法、さらに、このゲート絶縁膜を用いた半導体素子、信頼性の高い電子デバイスおよび電子機器を提供すること。
【解決手段】ゲート絶縁膜3は、半導体基板(基材)2上に化学的気相成膜法を用いて成膜され、平均厚さが10nm以下のものであり、シリコン、酸素原子および水素原子で構成され、その密度が2.5g/cm以下なる関係を満足することにより、ソフトブレークダウンが生じるまでに流れる総電荷量が、40C/cm以上となるよう構成されている。 (もっと読む)


【課題】簡単な製造方法で高性能な半導体装置を得ることが可能な技術を提供する。
【解決手段】NMOSトランジスタ10のゲート構造13及びPMOSトランジスタ20のゲート構造23を覆って、半導体基板1上にシリコン窒化膜30及びシリコン酸化膜31を順次形成する。次に、PMOS領域におけるシリコン窒化膜30及びシリコン酸化膜31上に、紫外線を透過しない保護膜としてシリコン窒化膜32を形成する。そして、得られた構造の上方から、当該構造に対して紫外線100を照射する。これにより、NMOS領域におけるシリコン窒化膜30には紫外線が照射されて、当該シリコン窒化膜30の引張応力が増加する。 (もっと読む)


【課題】処理時間が短く、かつ処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板1の表面にトランジスタを形成する工程と、半導体基板1の表面上及びトランジスタ上に層間絶縁膜9,12及び配線層10,13を形成する工程と、最上層の配線層13上及び層間絶縁膜12上にパッシベーション膜14を形成する工程と、半導体基板1の裏面を研削又は研磨する工程と、半導体基板1の裏面から、トランジスタのゲート絶縁膜と半導体基板1の界面に水素を供給する工程とを具備する。 (もっと読む)


【課題】処理温度を高温にしなくてもトランジスタのゲート絶縁膜と半導体基板の界面に水素を十分に供給することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板1の表面にトランジスタを形成する工程と、半導体基板1の表面上及びトランジスタ上に層間絶縁膜9,12及び配線層10,13を形成する工程と、最上層の配線層13上及び層間絶縁膜12上にパッシベーション膜14を形成する工程とを具備し、パッシベーション膜14を形成する工程の前に、半導体基板1の裏面には膜(例えば拡散防止膜8)が形成されており、パッシベーション膜14を形成する工程の後に、半導体基板1の裏面から前記膜を除去する工程と、半導体基板1の裏面から、トランジスタのゲート絶縁膜と半導体基板1の界面に水素を供給する工程とを具備する。 (もっと読む)


【課題】低電流密度でスピン反転し、かつスピン反転による出力特性が大きなスピンMOSFETを提供することを可能にする。
【解決手段】半導体基板2と、半導体基板上に離間して設けられるソース・ドレインの一方となる磁化の向きが固着された第1強磁性層を含む第1磁性膜6と、ソース・ドレインの他方となる磁化の向きが可変の磁化自由層8およびこの磁化自由層上に設けられたトンネル絶縁層ならびにこのトンネル絶縁層上に設けられ磁化の向きが固着された磁化固着層を有する第2磁性膜8と、第1および第2磁性膜の間の半導体基板上に少なくとも設けられたゲート絶縁膜10と、ゲート絶縁膜上に形成されたゲート電極12と、備えている。 (もっと読む)


【課題】従来と比較して歩留まりを向上させることができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、素子分離膜2を形成するために、素子領域に位置する半導体基板上にマスク膜21,22を形成する工程と、マスク膜21,22の寸法を測定する工程と、マスク膜21,22の設計寸法に対する測定寸法の差に基づいて、素子分離膜2を形成するための熱酸化量を算出する工程と、算出した熱酸化量に従って、マスク膜21,22をマスクとして半導体基板1を熱酸化することにより、素子分離膜2を形成する工程とを具備する。 (もっと読む)


【課題】高耐圧トランジスタにおける膜厚のばらつき等によるしきい値Vthのずれを、ゲート絶縁膜を形成した後に、イオン注入等半導体装置にダメージを与える方法を取ること無く、補正できる製造方法を提供する。
【解決手段】多層配線構造を有する半導体装置の製造方法であって、トランジスタのゲート絶縁膜の膜厚とその目標値との差に基づいて、層間絶縁膜を形成した後に水素アニールを行う層間絶縁膜形成工程を決定し、前記決定した層間絶縁膜形成工程で水素アニール処理を実施し、前記トランジスタのしきい値調整を行う。 (もっと読む)


【課題】簡単な方法で半導体装置の素子特性のウェハ面内バラツキを小さくすることができる半導体装置の製造工程の制御方法を提供することにある。
【解決手段】第1の工程により得られた処理結果の面内分布から半導体装置の素子特性の面内分布を予測し(ステップS2、S3)、次工程である第2の工程の処理条件として、この予測された素子特性の面内分布を相殺するような面内分布を有する最適な処理条件を求め(ステップS4、S5)、この処理条件に基づいて第2の工程の処理をすることによって、素子特性の面内分布のバラツキを小さくする。 (もっと読む)


半導体素子の作製方法は、能動素子領域を含む区域を特定する工程であって、前記区域は第1位置(11)に境界線(11)を有し、かつ前記能動素子領域の端部の少なくとも一部は前記境界線の少なくとも一部と一致する工程、前記第1位置から、ダミー部位(26,28,30,52)の第1地点を画定する第1距離(13)だけ、前記境界線を拡張する工程、前記ダミー部位の第2地点を決定する工程、前記第1地点及び第2地点を用いて前記ダミー部位をレイアウト(10,40)に追加する工程、及び前記レイアウトを用いて半導体素子中に層を形成する工程を有する。

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【課題】半導体ナノワイヤ等の線状構造体を配置するときに、その位置やや数量をコントロールする。
【解決手段】基板上にゲート電極と絶縁層が形成された基体を用意し、その上にソース電極11とドレイン電極12を形成する。ソース電極の端部付近に凹凸形成部分24−1とドレイン電極の端部付近に凹凸形成部分24−2を形成し、次にSiナノワイヤ25を分散させた分散液23を、チャネルの中心部分に滴下させる。そして、凹凸形成部分の凹部に分散液中のSiナノワイヤ25を挿入させる。そして、凹部に整列配向したSiナノワイヤ25を、両電極に接合させる。 (もっと読む)


【課題】 活性半導体領域の下全面に存在し、応力を発生する誘電体エレメントを有する半導体を作成すること。
【解決手段】 PFETのソース、ドレイン、及びチャネル領域が配置される活性半導体領域の底面の下全面に存在する独立した応力を発生する誘電体エレメントを含む構造体によって、圧縮応力がPFETのチャネル領域に加えられる。具体的には、応力を発生する誘電体エレメントは、活性半導体領域の底面の全面に接触し、それゆえ底面の面積と同一の広がりを持つ面積を有するコラプスド酸化物の領域を含む。応力を発生する誘電体エレメントの端部にある鳥嘴状酸化物領域が、応力を発生する誘電体エレメントの端部に上向きの力を加えて、PFETのチャネル領域に圧縮応力を与える。 (もっと読む)


本発明は、リソグラフィ工程を経たフォトレジストの特性を変化させてダミー構造物を形成し、これをゲート電極形成工程に適用した半導体素子の製造方法に関することで、半導体基板上の最上部にバッファー層を形成するステップと、前記バッファー層の上部に無機物フォトレジストを塗布してリソグラフィを通じてフォトレジストパターンを形成するステップと、前記形成されたパターンに特定ガスを使用して熱処理を行うステップと、前記熱処理された構造物の上部に均一な厚さの絶縁膜を蒸着した後に前記パターンが露出されるように前記蒸着された膜をエッチングするステップと、前記工程を経た構造物に絶縁膜を蒸着し、前記パターンが露出されるように前記絶縁膜をエッチングするステップと、前記露出されたパターンを除去するステップと、前記パターンが除去された位置にゲート酸化膜を形成するステップと、前記形成されたゲート酸化膜の上部にゲート電極を形成するステップと、を含む。本発明によれば、ナノ素子を製作するための構造を形成する時、リソグラフィを通じて形成された膜の特性が後続熱処理を通じて改善されるので、多様な素子を製作するための構造を容易に形成することができる。
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【課題】 ドレイン電極の低抵抗化とフリップチップ実装が可能な半導体装置の製造方法を提供する。
【解決手段】 トランジスタを構成する複数の電極の少なくとも1つと電気的に接続する少なくとも1つの第1電極11bを半導体チップの表面側に備え、複数の電極の内の他の1つと電気的に接続する第2電極9を半導体チップの裏面側に備えてなる半導体装置であって、半導体チップの表面側から裏面側に貫通する貫通孔を有し、半導体チップ表面側に一部が露出し、貫通孔を介して第2電極9と電気的に接続する貫通電極11aを備える。 (もっと読む)


【課題】活性半導体領域の中に配置されたチャネル領域、ソース領域およびドレイン領域を有する電界効果トランジスタの特性向上のため、素子分離領域の配置に影響を与えずに効果的な応力を付加する構造の提供。
【解決手段】トレンチ分離領域106により分離された活性半導体領域104の一部分の下に、水平に延びる上面を有する埋め込み誘電体ストレッサ要素102が配置される。この誘電体ストレッサ要素は、多孔質シリコンの酸化による酸化膜で構成され、多孔質化の度合いにより圧縮または引っ張り応力を発生する。 (もっと読む)


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