【課題】シリコンウェハ等のベース基板上方に窒化物半導体からなる半導体結晶層を形成する場合に、当該半導体結晶層の転位密度を低減する。
【解決手段】ベース基板、接着層、バッファ層および活性層を有し、前記ベース基板、前記接着層、前記バッファ層および前記活性層がこの順に位置し、前記ベース基板の前記接着層と接する領域にＳｉが存在し、前記接着層、前記バッファ層および前記活性層が、窒化物半導体からなる半導体基板の製造方法であって、前記ベース基板をエピタキシャル結晶成長装置の成長室に設置した後、前記ベース基板の温度を１０００℃以上１１５０℃以下に維持しつつ前記ベース基板の表面を水素ガスに暴露する水素ガス暴露工程と、前記水素ガス暴露工程の後、前記ベース基板の上に、前記接着層、前記バッファ層および前記活性層をエピタキシャル成長法により順次形成する層形成工程と、を有する半導体基板の製造方法を提供する。 （もっと読む）

【課題】ＳｉＣ半導体基板の不純物元素を捕捉・固定するためのゲッタリング層の形成を含む半導体素子の製造方法を提供する。
【解決手段】ＳｉＣ基板１０上にＳｉＣエピタキシャル層１６を形成し、該エピタキシャル層１６にイオン注入および熱処理を行なって半導体素子を製造する方法において、上記ＳｉＣ基板１０よりも欠陥密度の高いゲッタリング層１３を形成する工程を含むことを特徴とする半導体素子の製造方法。 （もっと読む）

【課題】ｐｎ接合のＩ−Ｖ特性を向上させる半導体材料を提供すること。
【解決手段】本発明に係る半導体材料は、酸化亜鉛の結晶を含有する粒子を備え、酸化亜鉛の結晶子の大きさが５〜５０ｎｍであり、酸化亜鉛の結晶における窒素の含有率が５００〜１００００質量ｐｐｍである。 （もっと読む）

【課題】量産に用い得る厚さと面積を確保しながら、容易な生産方法でかけやわれの発生を抑制してオリエンテーションフラットを形成することを目的とする。
【解決手段】窒化ガリウム結晶体２７から、ファセット１５を有する硬質の立体構造物１４を陵線等に平行に除去することで、欠けや割れの発生を抑制した窒化ガリウム基板を提供できる。しかも、ファセット１５を有する硬質の立体構造物１４の陵線等は特有の結晶方位を有し、かつ、明瞭であるので、立体構造物１４の陵線等に平行に切断加工した窒化ガリウム結晶体２７の切断線２１をデバイス加工の基準線となるオリエンテーションフラットに用いることができる。 （もっと読む）

【課題】シリコンなどの基板上に形成した高品質な結晶を有する半導体装置を提供する。
【解決手段】実施形態によれば、ＧａＮを含む下地層と、窒化物半導体を含む機能部と、前記下地層と前記機能部との間に設けられ、ＡｌＮを含む層を含む中間層と、を備えた半導体装置が提供される。前記下地層のうちの前記中間層とは反対側の第１領域におけるシリコン原子の濃度は、前記下地層のうちの前記中間層の側の第２領域におけるシリコン原子の濃度よりも高く、前記下地層の前記中間層とは反対側の第１面は、複数の凹部を有する。 （もっと読む）

【課題】内部の欠陥数がより少なく且つ／又は減少したＩＩＩ／Ｖ族半導体材料を形成する方法、並びに欠陥数がより少なく且つ／又は減少したそのようなＩＩＩ／Ｖ族半導体材料を含む半導体構造体及び素子が必要である。
【解決手段】三元ＩＩＩ族窒化物材料を形成する方法は、チャンバー内で基板上に三元ＩＩＩ族窒化物材料をエピタキシャル成長させるステップを含む。エピタキシャル成長は、チャンバー中の窒素前駆体の分圧と１つ又は複数のＩＩＩ族前駆体の分圧との比較的に高い比を含む前駆体ガス混合物をチャンバー内に準備するステップを含む。少なくとも一部は比較的に高い比のため、三元ＩＩＩ族窒化物材料の層は、小さいＶピット欠陥をその中に含む高い最終厚さに成長させることができる。そのような三元ＩＩＩ族窒化物材料の層を含む半導体構造体をそのような方法を用いて作製する。 （もっと読む）

【課題】表面保護膜の剥離ムラやウォーターマークの発生、及びＳｉ基板への不純物吸着等の問題を抑制することにより、固体撮像装置を作製した場合に暗電流の白傷欠陥の発生を効果的に防止可能なエピタキシャル基板の製造方法を提供する。
【解決手段】ＳｉからなるＣＺ基板１１上に、アクリル樹脂をベースポリマーとする有機膜１２を形成する。有機膜１２を介してＣＺ基板１１に炭素イオンを注入し、ＣＺ基板１１中に炭素注入領域１３を形成する。その後、有機膜１２を比較的強い酸化剤であるＳＰＭ（硫酸過酸化水素水）の溶液によるウェットエッチング、若しくは水素ガスを用いたドライエッチングで洗浄して除去する。その後はＣＺ基板１１の表面にＳｉ材料を用いてＳｉエピタキシャル層１４を形成し、エピタキシャル基板を得る。 （もっと読む）

【課題】転位ループが発生するおそれがあるダミーパターン領域を有しながらも、転位ループによる基板上の他の素子等への悪影響が抑えられた半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、基板上に形成された素子分離絶縁膜と、前記素子分離絶縁膜により前記基板上に区画された素子領域およびダミーパターン領域と、前記素子領域内の前記基板上に形成された第１のエピタキシャル結晶層と、前記ダミーパターン領域内の前記基板上に形成された第２のエピタキシャル結晶層と、を有する。第１のエピタキシャル結晶層は前記基板を構成する結晶と異なる格子定数を有する結晶からなる。第２のエピタキシャル結晶層は前記第１のエピタキシャル結晶層と同じ結晶からなる。前記第２のエピタキシャル結晶層と前記基板との界面上の任意の点を含む前記基板の（１１１）面は、前記第２のエピタキシャル結晶層よりも深い領域で前記素子分離絶縁膜に囲まれる。 （もっと読む）

【課題】基板の反りの低減とデバイスの高速性を高いレベルで実現することのできる化合物半導体基板を提供する。
【解決手段】
Ｓｉ単結晶の基板と、基板の主面上に形成された窒化物半導体の中間層と、中間層の主面上に形成された窒化物半導体の化合物半導体層からなり、基板の酸素濃度が０．２×１０¹⁸ａｔｏｍｓ／ｃｍ^３以上１．４×１０¹⁸ａｔｏｍｓ／ｃｍ^３以下であり、抵抗値が１０００Ωｃｍ以上であり、前記中間層と前記化合物半導体層を合計した、主面と垂直方向の膜厚が４５０ｎｍ以上４５００ｎｍ以下であることを特徴とする化合物半導体基板。 （もっと読む）

【課題】研磨工程の簡略化で生産性が高まり、コストダウンが可能で、鏡面研磨されたウェーハ表面に生じる加工起因のＬＰＤの密度を低減し、ウェーハ表面の表面粗さを改善可能なエピタキシャルシリコンウェーハの製造方法を提供する。
【解決手段】１次、２次研磨のみを行い仕上げ研磨を省略するので、シリコンウェーハの研磨が簡略化し、エピタキシャルシリコンウェーハの生産性が高まり、コストダウンが図れる。また、従来の砥粒を含む１次研磨のみを施した場合に比べて、ウェーハ表面に発生する加工起因のＬＰＤの密度が低減し、ウェーハの表面粗さが小さくなる。さらに、砥粒で酸化膜を除去する１次研磨を行うので、砥粒が存在しない２次研磨時、アルカリ性水溶液による研磨レートが高まる。 （もっと読む）

【課題】シリコンウェーハの鏡面研磨された表面に発生する加工起因のＬＰＤの密度を低減し、かつウェーハ表面の表面粗さを小さくすることで、ＬＰＤ密度が低く、表面粗さ品質に優れたエピタキシャル膜を有するエピタキシャルシリコンウェーハの製造方法を提供する。
【解決手段】砥粒を含まず水溶性高分子を含むアルカリ性水溶液の研磨液を用いて、シリコンウェーハの表面を鏡面研磨する。水溶性高分子をアルカリ性水溶液に添加したので、摩擦係数を低下させ、鏡面研磨されたウェーハ表層部に発生する加工起因のＬＰＤの密度を低減でき、ＬＰＤ密度が低いエピタキシャルシリコンウェーハを製造できる。しかも、鏡面研磨されたウェーハ表面に発生する表面粗さを小さくでき、表面粗さ品質に優れたエピタキシャルシリコンウェーハを提供できる。 （もっと読む）

ガリウム及び窒素含有材料の高速成長のための方法が記載される。本方法は、バルクガリウム及び窒素含有基板を提供することを含んでいる。第１の厚さの第１のエピタキシャル材料が、好ましくは擬似形態的プロセスによって、基板上に形成される。本方法は、第１の層上に第２のエピタキシャル層をも形成し、これによってスタック構造がもたらされる。スタック構造は、約２ミクロン未満の全体厚さで構成される。 （もっと読む）

【課題】良好な膜質であり所望の導電型や導電性に制御された炭化シリコン膜を低コストで効率よく製造する方法を提供する。
【解決手段】本発明の炭化シリコン膜の製造方法は、不純物領域を有する炭化シリコン膜の製造方法である。表層にシリコン膜１６ａを有する基板１１のシリコン膜１６ａを炭化処理して、炭化された膜を含んだ炭化シリコン膜１３を形成する工程を有する。不純物領域になる部分のシリコン膜を炭化処理する前に、この部分に不純物を注入する。 （もっと読む）

【課題】Ｓｉ結晶層上に半導体素子を備えたＳｉ以外の半導体単結晶層を備えた半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子を提供する。
【解決手段】Ｓｉ（１１１）基板（第1の基板）１０１の表面にバッファ層１０２と半導体単結晶層１０３とを順次形成する第1の工程と、半導体単結晶層１０１ａとバッファ層１０２ａとＳｉ（１１１）基板の所定の厚さ部分１０２ｂとを含む分離島１５０を形成する第２の工程と、分離島の表面を覆う被覆層２００を形成する第３の工程と、被覆層をマスクに前記Ｓｉ（１１１）基板をＳｉ（１１１）面に沿ってエッチングして剥離する第４の工程と、分離島の剥離面を別の基板（第２の基板）２０１の表面に接合する第５の工程とを備える。 （もっと読む）

【課題】 格子定数が異なる複数種類の半導体素子を同一の基板上に混載することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、シリコン基板２１の一部に絶縁膜２２を形成し、シリコン基板２１と絶縁膜２２上にアモルファスＳｉＧｅ層２３を形成し、シリコン基板を熱処理し、アモルファスＳｉＧｅ層２３を絶縁膜２２上に横方向に固相若しくは液相成長させて結晶化し、シリコン基板２２と絶縁膜２２上に格子定数が後に形成される材料層の格子定数に整合されたＳｉＧｅ層２３ｂを形成する。 （もっと読む）

【課題】本発明は、欠陥密度レベルの減少した、エピタキシーによる窒化ガリウム膜の製造に関する。それは、ＧａＮのエピタキシャル付着により窒化ガリウム（ＧａＮ）膜を製造するための方法に関する。
【解決手段】本発明は、それが少なくとも１ステップのエピタキシャル横方向成長を含んでなり、それがＧａＮ基板への直接的イオン注入による脆化でその基板からＧａＮ層の一部を分離させるステップを含んでなることで特徴付けられる。本発明は、上記方法で得られる膜、並びに該窒化ガリウム膜を備えた光電子および電子部品にも関する。 （もっと読む）

【課題】接合強度を十分に維持できると共に、短時間で分離することができる、貼り合わせ基板の製造方法を提供する。
【解決手段】この貼り合わせ基板の製造方法は、III族窒化物半導体基板及び第１支持基板のうち少なくとも一方上に、表面粗さＲ_ｒｍｓが０．１〜１００００ｎｍの表面を有する第１緩衝膜を形成する工程と、第１緩衝膜を介して、第１支持基板にIII族窒化物半導体基板を貼り合わせる工程とを含む。 （もっと読む）

【課題】バッファ層を介した電極間のリーク電流を抑制した半導体素子を提供する。
【解決手段】本半導体素子は、基板１０に形成された第１のＡｌ_ＸＧａ_１−ＸＮ層１４ａ及び第１のＡｌ_ＸＧａ_１−ＸＮ層１４ａよりＡｌ組成Ｘの大きい第２のＡｌ_ＸＧａ_１−ＸＮ層１４ｂが交互に積層して形成された超格子バッファ層１４を有する。そして、第１のＡｌ_ＸＧａ_１−ＸＮ層１４ａ及び第２のＡｌ_ＸＧａ_１−ＸＮ層１４ｂのＡｌ組成Ｘは共に０．３より大きく、かつ第１のＡｌ_ＸＧａ_１−ＸＮ層１４ａ及び第２のＡｌ_ＸＧａ_１−ＸＮ層１４ｂのＡｌ組成Ｘの差は０より大きく０．６より小さい。この構成によれば、バッファ層を介したリーク電流を低減することができる。 （もっと読む）

【課題】ガラス基板上に薄膜半導体層を形成した３次元集積回路装置を提供する。
【解決手段】ガラス基板１１上に、単結晶もしくは準単結晶の２層の薄膜半導体層１３，１６が層間絶縁層１４を介して積層され、２層の薄膜半導体層１３，１６は、下層の第１層の薄膜半導体層１３と上層の第２層の薄膜半導体層１６とが異なる材料であり、２層の薄膜半導体層１３，１６が、層間絶縁層１４に形成された開口内を埋めて形成された、エピタキシャル層１５によって接続され、エピタキシャル層１５の表面部は、第２層の薄膜半導体層１６と同じ材料の層であり、第１層の薄膜半導体層１３及び第２層の薄膜半導体層１６のうち、１層以上に能動素子Ｔｒ２１，Ｔｒ２２が形成されている３次元集積回路装置１０を構成する。 （もっと読む）